JP2000040701A - クロストーク防止回路 - Google Patents

クロストーク防止回路

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Abstract

(57)【要約】 【課題】 微細化、集積度向上に影響を与えない方法
で、クロストークを減少または除去する回路を提供す
る。 【解決手段】 クロストーク防止回路は、ほぼ平行して
形成されている少なくとも2本の信号線、たとえば,マ
スタスロック用線とスレーブクロック用線l1,l2の
間に、これら2本の信号線の少なくとも一方に印加され
る信号が存在しないとき信号、たとえば、テスト用信号
が印加され、前記2本の信号線に信号が印加されるとき
接地状態になる第3の信号線l3をする。好ましくは、
第3の信号線にドライバ回路を接続し、該ドライバ回路
の出力トランジスタのNチャネルトランジスタとPチャ
ネルトランジスタの電流駆動能力の比率をほぼ2:1に
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電子回路におけるク
ロストークの影響を少なくする回路に関するものであ
り、特に、ディジタル信号処理装置(DSP)、IC、
その他の半導体装置などにおけるクロストークの影響を
少なくする、またはクロストークの影響を除去するクロ
ストーク防止回路に関する。
【0002】
【従来の技術】電子回路として、半導体装置に形成され
た回路、たとえば、ディジタル信号処理回路(DS
P)、マイクロプロセッサ、メモリ回路などについて述
べる。半導体装置においては微細化と動作速度の高速化
が種々試みられている。しかしながら、そのような回路
において、信号線における信号伝搬の遅延に起因する高
速化への障害に遭遇する。
【0003】信号線における信号伝搬の遅延は主として
配線抵抗と、半導体装置、たとえば、メタル酸化膜半導
体装置(mosデバイス)における寄生容量(寄生静電
容量)、配線容量(配線静電容量)から決まる。配線静
電容量を主に支配するのは、0.8μm程度までの製造
プロセスでは配線−半導体基板間の静電容量であった。
しかし、微細加工が進むにつれて半導体装置における隣
接する配線相互の間の距離が短くなり、隣接する配線相
互における静電容量が無視できなくなり、0. 6μm以
後の製造プロセスにおいては最小のピッチで配線した場
合、隣接する配線相互間の静電容量が全静電容量の90
%以上を占めるまでになっている。
【0004】配線間静電容量の増加によりクロストーク
が増加する。クロストークの増加は信号遅延を増大させ
る。このようなクロストークに起因する信号遅延は種々
の問題を惹起させる。たとえば、クロストークがクロッ
ク配線に起こると、クロックの遅延に起因するパフォー
マンスの悪化が起こることがあり、また、2相クロック
においては2相クロック相互にスキュー(位相ずれ)が
生じる可能性がある。また、バスラインにクロストーク
が起こると、クロストークによる遅延がICの動作速度
を制限する。換言すれば、クロストークがICの動作速
度を決定しているともいえる。その他の電子回路におい
ても上述したと同様のクロストークに起因するスキュ
ー、動作速度の低下、パルス信号の歪みによる誤動作な
どの問題が起こる。
【0005】
【発明が解決しようとする課題】そのようなクロストー
クの防止方法としては、一般的には種々の試みがなされ
ている。たとえば、隣接する2本の配線を離す方法かあ
るが、微細化が進む半導体装置、半導体回路において
は、その面積が増大するので適用できない。
【0006】他の一般的な方法は、遮蔽(シールド)を
とる方法である。しかしながら、シールドを施すと、シ
ールド施工に面積が必要となる。シールド施工に新たな
面積を必要とすることは、微細化、集積度を一層向上さ
せる半導体装置、ICなどには適用できない。
【0007】したがって、本発明は、微細化、集積度向
上に影響を与えない方法で、クロストークを減少または
除去する回路を提供することにある。
【0008】
【課題を解決するための手段】本発明の第1の観点によ
れば、ほぼ平行して形成されている少なくとも2本の信
号線の間に、該2本の信号線の少なくとも一方に印加さ
れる信号が存在しないとき信号が印加され、前記2本の
信号線に信号が印加されるとき接地状態になる第3の信
号線を配置した、クロストーク防止回路が提供される。
【0009】好ましくは、前記第3の信号線にドライバ
回路を接続し、該ドライバ回路の出力トランジスタのN
チャネルトランジスタとPチャネルトランジスタの電流
駆動能力の比率をほぼ2:1にする。
【0010】また好ましくは、前記第1および第2の信
号線には第1のクロックと該第1のクロックと所定の位
相差のある第2のクロックが印加され、前記第3の信号
線にはテスト動作時に印加される信号が印加される。
【0011】また好ましくは、前記第1および第2の信
号線は第1の信号によって電圧が変化する信号線であ
り、前記第3の信号線は前記第1の信号とは異なる位相
の信号によって電圧が変化する信号線である。
【0012】また本発明の第2の観点によれば、パルス
信号が伝搬されるメタル信号配線の両側に所定の距離を
隔てて、第1の電源メタル配線、第2の電源メタル配線
を平行して設け、前記メタル信号配線、前記第1および
第2の電源メタル配線の幅を、エレクトロマイグレーシ
ョンの耐性が向上する幅にしたことを特徴とする配線を
有する、クロストーク防止回路が提供される。
【0013】好ましくは、前記メタル信号配線、前記第
1の電源メタル配線、前記第2の電源メタル配線は異な
る層においても、前記メタル信号配線が前記第1の電源
メタル配線および前記第2の電源メタル配線が包囲され
るように設けられる。
【0014】
【発明の実施の形態】第1実施の形態 本発明のクロストーク防止回路の第1の実施の形態とし
て、DSP、ICなどの半導体装置(半導体デバイス)
における演算制御ユニット(CPU)の内部クロックと
して用いる2相クロック回路に適用した場合を例示す
る。CPUの内部クロックとして、マスタクロック1m
t、このマスタクロック1mtと所定の位相差があるス
レーブクロック1stとの2相のクロックの他、マスタ
クロック1mtが動作しないテスト時に動作して回路の
テストを行うために用いるテストクロック1ttの3系
統のクロックが設けられている場合について例示する。
マスタクロック1mtとスレーブクロック1stとは半
導体デバイスが動作時に活性状態のクロックであり、テ
ストクロック1ttは半導体デバイスの通常動作時には
接地されて通常動作に影響を与えないようにされてい
る。
【0015】マスタクロック1mt、スレーブクロック
1st、テストクロック1ttの3本の配線は、通常、
CPU全体にほぼ平行に布線(配線)されている。通常
は、図1に図解したように、マスタクロック1mt用の
配線l1とスレーブクロック1st用の配線l2とが隣
接して配設されている。そのため、マスタクロック1m
tとスレーブクロック1stとが相互にクロストークの
影響を受ける。このクロストークの影響がどの程度であ
るかを知るため、本願発明者は、静電容量のみを考慮し
た簡単なモデルを用意し、シミュレーションモデル「s
pice」によるシミュレーションを行った。
【0016】図1はクロストークの影響を考慮しない理
想的な状態における、マスタクロック1mt用の配線l
1とスレーブクロック1st用の配線l2とが隣接して
平行して布線され、それぞれドライバ回路DR1、DR
2を介してマスタクロック1mt、スレーブクロック1
stを伝搬するクロック供給回路(2相クロック回路)
の回路図である。配線l1、l2にはそれぞれ配線静電
容量Cl1、Cl2が存在する。図2は図1とは異なり、ク
ロストークの影響を考慮した状態における、マスタクロ
ック1mt用の配線l1とスレーブクロック1st用の
配線l2とが隣接して平行して布線され、それぞれドラ
イバ回路DR1、DR2を介してマスタクロック1m
t、スレーブクロック1stを伝搬する回路図である。
配線l1、l2、l3との間に、配線間静電容量CC
存在する。
【0017】図3は種々のクロストークのモードを図解
した図である。クロストークには、DC電圧のよるDC
クロストーク、片側からのAC電圧によるAC−1クロ
ストーク、両側からのACによるAC−2クロストーク
とがある。上述したように、近年のLSIの微細化によ
り配線部のクロストークに因る信号線における遅延が問
題となっている。これを解決するために隣接する配線の
動作タイミングや位相を考慮した設計などを行わない
と、クロストークによる信号の伝搬遅延は最大で46%
も増加することが解かってきた。図4にその概要を示し
た。例えばマスターフェーズで変化する信号をリバーラ
ウトすると、ある任意の信号がハイからロウに変化する
ときに、両側の信号線がロウからハイに変化する場合、
近年の超LSIの微細化における配線ピッチの減少によ
る線間容量の比率の増加に伴うカップリングによる遅延
が大きな問題となってきた。図4は静電容量を介して電
気的に接続される隣接する回路からのクロストークの発
生を図解する図であり、遅延時間の増加につながるダイ
ナミック動作時のカップリング電圧の値を求める式とモ
デルを示す。
【0018】図5(A)〜(C)はクロストークを受け
る信号(クロストークレシーバ)の信号遷移状態と隣接
するクロストークソース1,2の変化(変化タイミン
グ)によってクロストークレシーバがいかに影響を受け
るかを分析した結果を図解したグラフである。クロスト
ークは図3〜図5に図解したように、種々の要因で種々
の形態のクロストークを受けることになる。しかしなが
ら、まず、比較的簡単な図1および図2に図解した回路
についてシミュレーション条件と結果を下記に述べる。
【0019】シミュレーション条件と結果 図2に図解したクロストークを考慮したモデルについて
述べる。マスタクロック1mtおよびスレーブクロック
1stの配線静電容量の90%が、配線l1、l2の配
線静電容量Cl1、Cl2であるとし、片側の45%を隣接
する配線l1−l2相互間のクロストークの要因となる
配線間静電容量CC として配線間l1−l2に加えた。
これと、図1に示すクロストークの影響が無い場合のモ
デルを用いて、これにマスタクロック1mt、スレーブ
クロック1stのノンオーバーラップ期間(アイソレー
ション)が0. 4ns〜0. 7ns間でのクロックを入
力したとして、下記に述べるシミュレーション結果を得
た。
【0020】図6はマスタクロック1mtの立ち上がり
時間の特性図である。横軸はアイソレーションを示し、
縦軸は立ち上がり時間を示す。破線は図1に示したクロ
ストークの影響がないと仮定したときの曲線であり、実
線は図2に示したクロストークの影響がある場合の曲線
である。図7はマスタクロック1mtの立ち下がり時間
の特性図である。横軸はアイソレーションを示し、縦軸
は立ち下がり時間を示す。破線は図1に示したクロスト
ークの影響がないと仮定したときの曲線であり、実線は
図2に示したクロストークの影響がある場合の曲線であ
る。
【0021】図8はマスタクロック1mtの立ち上がり
から見たゲート遅延時間の特性図である。横軸はアイソ
レーションを示し、縦軸は遅延時間を示す。破線は図1
に示したクロストークの影響がないと仮定したときの曲
線であり、実線は図2に示したクロストークの影響があ
る場合の曲線である。
【0022】図6〜図8において、立上り時間は、波形
が定常状態値の10%から90%に変化する時間を測定
した。ゲート遅延時間は入力の50%レベルから出力の
50%レベルの時間差とした。これらの結果からいえる
ことは、アイソレーションが小さくなるにつれて、クロ
ストークの影響により遅延時間が増加しているというこ
とである。アイソレーションが0. 4nsでのゲート遅
延時間は、クロストークの影響がない場合に比べて0.
08ns増加している。この時の波形を図9に示した。
【0023】図9はマスタクロック1mtとスレーブク
ロック1stとの配線間のクロストークを考慮した場合
とクロストークを考慮しない場合の信号変化を図解した
グラフである。曲線CV11RはCV12Fのクロスト
ークの影響がある場合の立ち上がり特性を示す曲線であ
る。曲線CV21Rはクロストークの影響がない場合の
立ち上がり特性を示す曲線である。クロストークの影響
がある場合のマスタクロック1mtの出力(曲線CV1
1R)はクロストークの影響により、−0. 2Vまで下
がった後立ち上がっている。このためにクロストークの
影響がない場合に比べ波形が遅れている。次に立ち下が
りを見てみると(曲線CV12F)、前述の結果の通り
50%のレベルではほとんど差がないが、0. 2V付近
から大きくひきずられ0Vに下がるまでに0. 1n以上
もかかっている。これが立下がり時間に大きく影響して
いる。このようなクロストークの影響により、マスタク
ロック1mtとスレーブクロック1stとの間にスキュ
ーが発生する。
【0024】クロストーク改善方法 上述した波形の歪みによるクロックの立ち上がり、立ち
下がりの遅延の増加を防ぐための回路を図10に例示す
る。図10は本発明の第1実施の形態のクロストーク防
止回路図である。図10に図解したクロストーク防止回
路は、ドライバ回路DR1が接続された配線l1にマス
タクロック1mtが伝搬し、ドライバ回路DR2が接続
された配線l2にスレーブクロック1stが伝搬する
が、これら配線l1とl2との間に、ドライバ回路DR
3が接続された配線l3を布線してテストクロック1t
tを伝搬させる回路である。配線l1、l2、l3には
それぞれ配線静電容量Cl1、Cl2、Cl3が存在し、配線
l1、l3、l2の間には配線相互間静電容量CC1、C
C2が存在している。
【0025】上述したように、CPUの内部クロックと
して、マスタクロック1mt、このマスタクロック1m
tと所定の位相差があるスレーブクロック1stとの2
相のクロックの他、マスタクロック1mtが動作しない
テスト時に動作して回路のテストを行うために用いるス
キャンテストクロック1ttの3系統のクロックが設け
られている。マスタクロック1mt、スレーブクロック
1st、テストクロック1ttの3本のメインクロック
配線l1、l2、l3は、通常、CPU全体にほぼ平行
に布線(配線)されている。通常は、図1または図2に
図解したように、マスタクロック1mt用の配線l1と
スレーブクロック1st用の配線l2とが隣接して配設
されているが、本実施の形態においては、配線l1とl
2との間にテストクロック1tt用の配線l3を布線し
て、シールド線の役割をも持たせ、マスタクロック1m
tとスレーブクロック1stとのクロストークを防止し
て、信号遅延と波形歪みを防止することを意図してい
る。
【0026】図10の回路では、テストクロック1tt
用の配線l3を、マスタクロック1mt用の配線l1と
スレーブクロック1st用の配線l2との間に布線し、
シールド線の役割を持たせているので、半導体デバイス
における面積増加は起こらないという利点がある。マス
タクロック1mtとスレーブクロック1stとは半導体
デバイスが動作時に活性状態のクロックであり、テスト
クロック1ttは半導体デバイスの通常動作時には接地
されて通常動作に影響を与えないから、配線l3による
シールド効果が大きい。
【0027】しかしながら、テストクロック1tt用の
配線l3を、マスタクロック1mtおよびスレーブクロ
ック1st用の配線l1、l2と隣接させ、かつ、これ
らの間に布線した場合、テスト時に動作するテストクロ
ック1ttとスレーブクロック1stとの間にクロスト
ークが発生する。本実施の形態においては、好ましく
は、配線12、13の信号レベルの安定性を高めるた
め、ドライバ回路DR3を構成しているPチャネルトラ
ンジスタの電流駆動能力を抑え、Nチャネルトランジス
タの電流駆動能力高める。このようなドライバ回路DR
3のP/Nトランジスタ幅の変更(長さは一定)は、テ
ストクロック1ttの低速化を惹起させるが、テストク
ロック1ttは、マスタクロック1mtおよびスレーブ
クロック1stと異なり、テスト動作に使用するのみで
あるから、低速になっても大きな問題は起きない。テス
トクロック1ttの立ち上がりを遅らせ、スレーブクロ
ック1stの立ち下がりとの間に通常動作時よりも大き
なアイソレーションをとることにより、クロストークよ
るスキューを防止している。
【0028】図10のクロストーク防止回路について、
図1および図2の回路と同様に、「SPICE」による
なシミュレーションを行った結果を述べる。図11はマ
スタクロック1mtの立ち上がり時間の特性図である。
横軸はアイソレーションを示し、縦軸は立ち上がり時間
を示す。曲線CV31はクロストークの影響があるとき
の特性結果を示し、曲線CV32はクロストークの影響
がないときの特性結果を示し、曲線CV33はテストク
ロック1tt用配線l3をシールド用として布線しドラ
イバ回路DR3は通常の状態のままのときの特性結果を
示し、曲線CV34はテストクロック1tt用配線l3
をシールド用として布線しドライバ回路DR3のP/N
トランジスタ幅の比を1:1にした場合の特性結果を示
す。図12はマスタクロック1mtの立ち下がり時間の
特性図である。横軸はアイソレーションを示し、縦軸は
立ち下がり時間を示す。曲線CV41はクロストークの
影響があるときの特性結果を示し、曲線CV42はクロ
ストークの影響がないときの特性結果を示し、曲線CV
43はテストクロック1tt用配線l3をシールド用と
して布線しドライバ回路DR3は通常の状態のままのと
きの特性結果を示し、曲線CV44はテストクロック1
tt用配線l3をシールド用として布線しドライバ回路
DR3のP/Nトランジスタ幅の比を1:1にした場合
の特性結果を示す。
【0029】第1実施例 上述した第1実施の形態の第1の実施例を述べる。表1
は実際の設計で用いたドライバ回路DR1〜DR3の出
力トランジスタのサイズとP/Nトランジスタ幅の比を
例示したものである。尚、トランジスタの長さLは何れ
も0.6μmである。
【0030】
【表1】
【0031】テストクロック1ttの配線l3に接続さ
れるドライバ回路DR3の出力トランジスタのP/Nト
ランジスタ幅の比を1:1にした。テストクロック1t
tの動作は低下するが、クロストークの観点からは、テ
ストクロック1tt用配線l3のドライバ回路DR3の
出力トランジスタのP/Nトランジスタ幅の比は1:1
またはその近傍が望ましい。
【0032】第2実施例 上述した第1実施の形態の第2実施例を述べる。図13
は図10に図解したクロストーク防止回路の実施例とし
ての回路図である。なお、この回路例はドライバ回路
(バッファ回路)DR1〜DR3、特に、ドライバ回路
DR3の限界を調べるための回路例である。図13にお
いては下記のように条件を設定した。 (1) 配線l1、l2、l3の配線静電容量Cl1、C
l2、Cl3:1.1pF、1.1pF、0.2pF (2)配線相互間静電容量CC1、CC2:0.9pF、
0.9pF (3)ドライバ回路DR1の出力トランジスタのP/N
トランジスタ幅の比(Lは0.6μm)80μm/40
μm=2:1 ドライバ回路DR2の出力トランジスタのP/Nトラン
ジスタ幅の比(Lは0.6μm)80μm/40μm=
2:1 ドライバ回路DR3の出力トランジスタのP/Nトラン
ジスタ幅の比(Lは0.6μm)80μm/?(各種)
【0033】図13の回路について、ドライバ回路DR
3の出力トランジスタのP/Nトランジスタ幅の比(L
は0.6μm)を種々変化させて、シミュレーションし
た結果を下記に述べる。
【0034】図14はドライバ回路DR3の出力トラン
ジスタのP/Nトランジスタ幅の比(Lは0.6μm)
を80μm/2μm=40:1とし、配線l2にスレー
ブクロック1stのみを印加したときの信号波形図であ
る。図15はドライバ回路DR3の出力トランジスタの
P/Nトランジスタ幅の比を80μm/2μm=40:
1とし、配線l1にマスタクロック1mtを印加し、配
線l2にスレーブクロック1stを印加したときの信号
波形図である。図16はドライバ回路DR3の出力トラ
ンジスタのP/Nトランジスタ幅の比を80μm/4μ
m=20:1とし、配線12にスレーブクロック1st
を印加し、配線13にテストクロック1ttを印加した
ときの信号波形図である。テストクロック1tt用配線
l3のドライバ回路DR3の出力トランジスタのP/N
トランジスタ幅の比が大きいとき、隣接する配線たとえ
ば、l1とl3、l3とl2とはクロストークの影響を
受ける。
【0035】図17は図13においてテストクロック1
ttの配線l3をシールドとして用いた場合のマスタク
ロック1mtへのクロストークの影響を示すグラフであ
る。アイソレーションは0.45nsである。図18は
図13においてテストクロック1ttの配線l3をシー
ルドとして用いた場合のスレーブクロック1stへのク
ロストークの影響を示すグラフである。アイソレーショ
ンは0.45nsである。図19は図13においてシー
ルドとして用いたテストクロック1ttの配線l3への
クロストークの影響を示すグラフである。アイソレーシ
ョンは0.45nsである。
【0036】第2実施の形態 本発明の第2実施の形態としてバス配線回路について述
べる。第1実施の形態として、マスタクロック1mt、
スレーブクロック1stおよびテストクロック1ttの
配線l1、l2、l3について述べたが、本発明はその
他の種々の分野、たとえば、半導体デバイスにおけるバ
スラインのクロストーク問題においても有効に適用でき
る。バスがまとまって配線された場合、同じタイミング
で値が変化するので、あるバスラインとその両側を走る
バスラインとにおける信号の遷移が反対方向に変化する
場合、中央を走るバスラインは両側のバスラインとのク
ロストークにより影響を受ける。下記のその詳細を述べ
る。
【0037】図20はクロストークを考慮しない場合の
バス配線回路であり、図21はクロストークを考慮した
場合のバス配線回路である。smt1〜smt3はマス
タクロックで値が変化するバスを意味する。バスはマス
タークロックで値が変化するものとし、配線約1000
0μm相当の容量をつけ、クロックのシミュレーション
と同様にspiceによるシミュレーションを行った。
その結果を表2と図23に示す。
【0038】
【表2】
【0039】図22はクロストークのバス配線への影響
を示すグラフである。中央のマスタクロックsmt2の
出力はクロストークの影響により−0. 2V辺りまで下
がった後に立ち上がる。そのため立ち上がりからのゲー
ト遅延時間は0. 3ns以上も増加してしまう。また立
ち下がりは緩やかになり立ち下がり時間は約0. 4ns
も増加している。
【0040】そこで、図23に示す回路を考える。図2
3は本発明の第2実施の形態としてのバス配線回路の回
路図である。記号sst1,sst2はスレーブクロッ
クで値が変化するバスとする。スレーブクロックで値が
変化するバスsst1をマスタクロックで値が変化する
バスsmt1とバスsmt2との間に挿入し、スレーブ
クロックで値が変化するバスsst2をマスタクロック
で値が変化するバスsmt2とバスsmt3との間に挿
入している。すなわち、第1実施の形態と同様、スレー
ブクロックで値が変化するバスsst1、sst2をシ
ールドとして布線することで、クロストークによる影響
を防ぐ。この結果、表3と図24に示す結果が得られ
た。
【0041】
【表3】
【0042】図24はクロストークのバス配線への影響
を示すグラフである。表3および図24の結果から、立
ち上がり時間、立ち下がり時間にわずかに影響が残る
が、ゲート遅延時間はクロストークの影響がない場合と
全くかわっていないことがわかる。つまり、マスタクロ
ックで値が変化するバスsmtと、スレーブクロックで
値が変化するバスsst間のクロストークはゲート遅延
時間に影響を及ぼさず、バスsstはシールドとして充
分にクロストークの問題を改善している。
【0043】第3実施例 第2実施の形態の実施例(第3実施例)を下記に述べ
る。図25はスレーブクロックの変化によって値が変化
するバスをシールドとして用いた場合のマスタクロック
の変化によって値か変化するバスsmt2への影響を示
すグラフである。図26はスレーブクロックの変化によ
って値が変化するバスをシールドとして用いた場合のマ
スタクロックの変化によって値か変化するバスsmt1
への影響を示すグラフである。図27はシールドとして
用いたスレーブクロックの変化によって値が変化するバ
スへの影響を示すグラフである。これらの結果からも、
マスタクロックで値が変化するバスsmtと、スレーブ
クロックで値が変化するバスsst間のクロストークは
ゲート遅延時間に影響を及ぼさず、バスsstはシール
ドとして充分にクロストークの問題を改善している。
【0044】面積の考察 表4は上述した第1実施の形態および第2実施の形態の
面積増加がないことを示した表である。
【0045】
【表4】
【0046】一方、従来のように、クロストーク対策と
して、(1)スペースを広げる方法と、(2)シールド
を別途設ける方法がある。配線間のスペースを広げるこ
とによって改善した場合、16bitのバスについては
243μmも面積が広がってしまうので、このような配
線をすることは現実には考えられない。また、シールド
用の配線の追加は本発明において述べてたように非常に
効果的ではあるが、新たなシールド用の配線の布線を行
うと追加した分面積が増加する。本発明はこのような面
積増加を考えることなくクロストーク問題を改善できる
という利点を有する。すなわち、本発明は面積を増加さ
せないという利点をも有している。
【0047】本発明のクロストーク防止回路として、第
1実施の形態としてクロック供給回路、および第2実施
の形態としてバス配線回路を例示したが、本発明は上述
した実施の形態に限定されず、上述したと同様の他の分
野にも適用できる。下記に他のクロストーク防止回路に
ついて述べる。
【0048】第3実施の形態 本発明のクロストーク防止回路の第3実施の形態につい
て述べる。上述したように、近年のLSIの微細化によ
り配線部のクロストークに因る信号線における遅延が問
題となっている。これを解決するために隣接する配線の
動作タイミングや位相を考慮した設計などを行わない
と、DSPのようなデータパスのクロストークによる信
号の伝搬遅延は、グリッチによるゲート部遅延を含め、
最大で46%も増加することが解かってきた。図3にそ
の概要を示した。例えばマスターフェーズで変化する信
号をリバーラウトすると、ある任意の信号がハイからロ
ウに変化するときに、両側の信号線がロウからハイに変
化する場合、近年の超LSIの微細化における配線ピッ
チの減少による線間容量の比率の増加に伴うカップリン
グによる遅延が大きな問題となってきた。図4に遅延時
間の増加につながるカップリング電圧の値を求める式と
モデルを示す。
【0049】従来、メタル配線においては、リソグラフ
ィとメタルのグレインサイズ(約1μm)以下の配線が
実施されていない時代において、クロストークを防止す
る為のシールドラインの追加は、単にオーバーヘッドと
なり面積増加となっていた。しかし最近の0. 5μm以
下の配線幅を用いる0. 35μmクラスの半導体デバイ
ス製造プロセスにおいて、メタルのピークカレント密度
は2倍になる。この性質を利用すれば、面積増加を抑え
ながら、クロストークによる遅延やファンクション不良
の問題を完全に除去できる。本発明の第3の実施の形態
はこの知見に基づく。すなわち、第3実施の形態は、ク
ロストークの問題を解決するために近年の微細化VLS
Iにおけるエレクトロマイグレーション(EM)のガイ
ドラインを考慮に入れた新しい設計手法に関する配線技
術に関する。
【0050】従来、図28に図解したように、電源やグ
ランドライン及び信号線は、それぞれ一本のある任意の
幅をもって配置配線していた。この幅は接続されるモジ
ュールの消費する平均電流、ピーク電流、RMS電流、
および抵抗部における電圧降下の解析により決定されて
いた。しかし、実際はほとんどの場合において配線幅は
ピーク電流によって決定されている。メタル配線の幅が
0. 5μm以下の場合、メタルのグレインサイズ(粒
界)が1μmであることから、エレクトロマイグレーシ
ョンの耐性が飛躍的に向上する。その結果、ピーク電流
が従来の2倍まで許容されている。したがって0. 5μ
m以下の幅の配線を電源やグランド及び信号線、その他
に用いるとレイアウトの面積が優位になることが予想さ
れる。前述した様にメタル配線の幅は、ほとんどの場合
でこのピーク電流で決定されることから、第3実施の形
態においては、この性質を利用して面積増加がなく、配
線の動作位相などを気にすることなくクロストークをシ
ールド効果により完全に除去する事が可能な配線方法を
提案する。配線の動作フェーズを考慮した設計ではその
検証と影響の正確な把握は困難であり、最悪ケースにお
ける想定のもとに設計を進める為、過剰品質による面積
増加や、設計、検証に要する時間を大幅に費やしてき
た。本発明の実施の形態を採用すれば、クロストークの
影響がないため、これらの問題点をすべて解消でき、電
気的にも最高の条件を実現できるため高速化設計に向い
ている。
【0051】図29に第3実施の形態としての、エレク
トロマイグレーションを考慮したクロストーク防止のた
めの信号配線図を示す。図29において、メタル配線の
幅が0. 5μm以下となると、エレクトロマイグレーシ
ョンの耐性が2倍に向上するため、電源Vddの配線、グ
ラウンドGndの配線幅は、図28に図解した例に比較
して、1/2にできる為、幅が0. 5μm、スペース
0. 5μmのプロセスにおいてはスペースにより相殺さ
れるので面積増加が無い。しかし、WR(Width
Reduction Factor)に対する影響は、
図29に図解したように、配線を分割することにより増
大するので、例えば0.35μmプロセスでは0. 03
5μm/sideなので16本のバスに本発明を応用し
たとき最悪ケースで16X(0. 035X2)=1. 1
25μmとなり0. 5μmの配線にして約2本分の増加
を必要とする。しかし0. 5μmのシールド兼、電源グ
ランドは16本のバスの両側に0. 5μmで配線したと
すると17本となり、WR補強用の2本と合わせると1
9×0. 5μm=9. 5μmの合計幅にしかならない
為、実使用上のこれらの幅はもっと太いものが要求され
るため、2本の増加分はほとんどの場合において増加と
ならない。
【0052】ラウティングツールを使ってこの様な配線
をすることにおける障害は低く、エレクトロマイグレー
ションのグレインサイズよりも小さい幅で電源、グラン
ド、その他の配線を形成することによるエレクトロマイ
グレーションの耐性が2倍に向上すると言う電気的性質
を利用し面積増加がなく、また、クロストークによるフ
ァンクション、従来の高速なスタテックタイミングシミ
ュレーションによる検証、最悪ケースを想定した過剰品
質設計のない設計が可能となる。
【0053】第4実施の形態 本発明の第4実施の形態について述べる。図30は第4
実施の形態の例示である。図30は第3実施の形態の応
用例を示しており、図29において平面方向にエレクト
ロマイグレーションを考慮して電源ラインとグランドラ
インを、0.5μmの幅にして分散配置する例を示した
が、図30は第1層のメタル配線と第3層のメタル配線
とについて、同じ層のメタル配線をクロストークが減少
するように、図29に図解のように配線するとともに、
高さ方向についてもクロストークが減少するように配置
した例を示す。すなわち、第4実施の形態は3次元的
に、エレクトロマイグレーションを考慮した配線を行う
例を示している。
【0054】本発明のクロストーク防止回路として、2
つの形態について述べたが、本発明は上述した形態に限
定されず、上述したと同様の他の分野にも適用できる。
【0055】
【発明の効果】本発明の第1の観点によれば、面積を増
大させずに、クロストークの影響を少なくすることがで
きる。また本発明は特別の高度な技術が要求されないの
で、容易に実施できる。
【0056】
【発明の効果】本発明の第2の観点によれば、エレクト
ロマイグレーションの性質を利用して、面積増加を抑え
ながら、クロストークによる遅延やファンクション不良
の問題を完全に除去できる。
【図面の簡単な説明】
【図1】図1はクロストークの影響を考慮しない理想的
な状態における、マスタクロック1mt用の配線l1と
スレーブクロック1st用の配線l2とが隣接して平行
して布線され、それぞれドライバ回路DR1、DR2を
介してマスタクロック1mt、スレーブクロック1st
を伝搬する回路図である。
【図2】図2は図1とは異なり、クロストークの影響を
考慮した状態における、マスタクロック1mt用の配線
l1とスレーブクロック1st用の配線l2とが隣接し
て平行して布線され、それぞれドライバ回路DR1、D
R2を介してマスタクロック1mt、スレーブクロック
1stを伝搬する回路図である。
【図3】図4は種々のクロストークのモードを図解した
図である。
【図4】図3は静電容量を介して電気的に接続される隣
接する回路からのクロストークの発生を図解する図であ
る。
【図5】図5(A)〜(C)はクロストークを受ける信
号(クロストークレシーバ)の信号遷移状態と隣接する
クロストークソース1,2の変化(変化タイミング)に
よってクロストークレシーバがいかに影響を受けるかを
分析した結果を図解したグラフである。
【図6】図6は図2におけるマスタクロック1mtの立
ち上がり時間の特性図である。
【図7】図7は図2におけるマスタクロック1mtの立
ち下がり時間の特性図である。
【図8】図8は図2におけるマスタクロック1mtの立
ち上がりから見たゲート遅延時間の特性図である。
【図9】図9は図2におけるマスタクロック1mtとス
レーブクロック1stとの配線間のクロストークを考慮
した場合とクロストークを考慮しない場合の信号変化を
図解したグラフである。
【図10】図10は本発明の第1実施の形態のクロスト
ーク防止回路図である。
【図11】図11は図10におけるマスタクロック1m
tの立ち上がり時間の特性図である。
【図12】図12は図10におけるマスタクロック1m
tの立ち下がり時間の特性図である。
【図13】図13は図11に図解したクロストーク防止
回路の実施例としての回路図である。
【図14】図14図13おいてドライバ回路DR3の出
力トランジスタのP/N比を80μm/2μm=40:
1とし、配線l2にスレーブクロック1stのみを印加
したときの信号波形図である。
【図15】図15は図13においてドライバ回路DR3
の出力トランジスタのP/N比を80μm/2μm=4
0:1とし、配線l1にマスタクロック1mtを印加
し、配線l2にスレーブクロック1stを印加したとき
の信号波形図である。
【図16】図16は図13においてドライバ回路DR3
の出力トランジスタのP/N比を80μm/4μm=2
0:1とし、配線12にスレーブクロック1stを印加
し、配線13にテストクロック1ttを印加したときの
信号波形図である。
【図17】図17は図13においてテストクロック1t
tの配線l3をシールドとして用いた場合のマスタクロ
ック1mtへのクロストークの影響を示すグラフであ
る。
【図18】図18は図13においてテストクロック1t
tの配線l3をシールドとして用いた場合のスレーブク
ロック1stへのクロストークの影響を示すグラフであ
る。
【図19】図19は図13においてシールドとして用い
たテストクロック1ttの配線l3へのクロストークの
影響を示すグラフである。
【図20】図20は第2実施の形態としてのクロストー
クを考慮しない場合のバス配線回路である。
【図21】図21は第2実施の形態としてのクロストー
クを考慮した場合のバス配線回路である。
【図22】図22はクロストークのバス配線への影響を
示すグラフである。
【図23】図23は本発明の第2実施の形態としてのバ
ス配線回路の回路図である。
【図24】図24はクロストークのバス配線への影響を
示すグラフである。
【図25】図25はスレーブクロックの変化によって値
が変化するバスをシールドとして用いた場合のマスタク
ロックの変化によって値か変化するバスsmt2への影
響を示すグラフである。
【図26】図26はスレーブクロックの変化によって値
が変化するバスをシールドとして用いた場合のマスタク
ロックの変化によって値か変化するバスsmt1への影
響を示すグラフである。
【図27】図27はシールドとして用いたスレーブクロ
ックの変化によって値が変化するバスへの影響を示すグ
ラフである。
【図28】図28は従来の配線図である。
【図29】図29に第3実施の形態としての、エレクト
ロマイグレーションを考慮したクロストーク防止のため
の信号配線図を示す。
【図30】図30は第4実施の形態の例示である。
【符号の説明】
l1、l2、l3・・配線 DR1〜DR3・・ドライバ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小澤 佳代子 東京都港区北青山3丁目6番12号 青山富 士ビル日本テキサス・インスツルメンツ株 式会社内 (72)発明者 田代 賢一 東京都港区北青山3丁目6番12号 青山富 士ビル日本テキサス・インスツルメンツ株 式会社内 Fターム(参考) 5F033 AA00 BA43 CA02 CA03 CA11 FA01 FA03

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】ほぼ平行して形成されている少なくとも2
    本の信号線の間に、該2本の信号線の少なくとも一方に
    印加される信号が存在しないとき信号が印加され、前記
    2本の信号線に信号が印加されるとき接地状態になる第
    3の信号線を配置したクロストーク防止回路。
  2. 【請求項2】前記第3の信号線にドライバ回路を接続
    し、該ドライバ回路の出力トランジスタのNチャネルト
    ランジスタとPチャネルトランジスタの電流駆動能力の
    比率をほぼ2:1にした、請求項1記載のクロストーク
    防止回路。
  3. 【請求項3】前記第1および第2の信号線には第1のク
    ロックと該第1のクロックと所定の位相差のある第2の
    クロックが印加され、 前記第3の信号線にはテスト動作時に印加される信号が
    印加される請求項1または2記載のクロストーク防止回
    路。
  4. 【請求項4】前記第1および第2の信号線は第1の信号
    によって電圧が変化する信号線であり、 前記第3の信号線は前記第1の信号とは異なる位相の信
    号によって電圧が変化する信号線である請求項1または
    2記載のクロストーク防止回路。
  5. 【請求項5】パルス信号が伝搬されるメタル信号配線の
    両側に所定の距離を隔てて、第1の電源メタル配線、第
    2の電源メタル配線を平行して設け、 前記メタル信号配線、前記第1および第2の電源メタル
    配線の幅を、エレクトロマイグレーションの耐性が向上
    する幅にしたことを特徴とする配線を有するクロストー
    ク防止回路。
  6. 【請求項6】前記メタル信号配線、前記第1の電源メタ
    ル配線、前記第2の電源メタル配線は異なる層において
    も、前記メタル信号配線が前記第1の電源メタル配線お
    よび前記第2の電源メタル配線が包囲されるように設け
    られる請求項5記載のクロストーク防止回路。
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