KR20140028952A - 신호 전달 회로 - Google Patents

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KR20140028952A
KR20140028952A KR1020120096397A KR20120096397A KR20140028952A KR 20140028952 A KR20140028952 A KR 20140028952A KR 1020120096397 A KR1020120096397 A KR 1020120096397A KR 20120096397 A KR20120096397 A KR 20120096397A KR 20140028952 A KR20140028952 A KR 20140028952A
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정춘석
김영훈
유창식
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에스케이하이닉스 주식회사
한양대학교 산학협력단
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Abstract

다수의 신호 전송 라인을 구비하는 신호 전달 회로에 관한 것으로, 예정된 구동력으로 제1 신호 전송 라인을 구동하기 위한 메인 드라이빙부, 및 제2 신호 전송 라인을 통해 전달되는 신호를 미분하여 상기 제1 신호 전송 라인에 반영하기 위한 크로스토크 제어부를 구비하는 신호 전송 회로가 제공된다.

Description

신호 전달 회로{SIGNAL TRANSFER CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 다수의 신호 전송 라인을 구비하는 신호 전달 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치 내부에는 다수의 신호 전송 라인이 배치되어 있으며, 이 신호 전송 라인은 신호 전달 회로를 통해 예정된 신호를 원하는 곳으로 전달한다. 공정 기술이 발달함에 따라 신호 전송 라인의 폭은 점점 작아지고 있으며, 이와 함께 신호 전송 라인과 신호 전송 라인의 사이 간격 역시 점점 작아지고 있다. 이러한 공정 기술의 발달은 반도체 장치의 크기를 획기적으로 줄일 수 있는 기반을 마련해 주었지만, 반대로 기존에 문제시되지 않았던 부분에 대한 새로운 문제점을 가져다주었다.
요즈음 신호 전송 라인과 신호 전송 라인의 사이 간격이 줄어듦에 따라 발생하는 가장 큰 문제점 중 하나는 크로스토크(crosstalk)에 의한 신호 왜곡 현상이다.
도 1 은 기존의 신호 전달 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 신호 전달 회로는 메인 드라이빙부(110)와, 크로스토크 이퀄라이징 드라이빙부(120)를 구비한다.
메인 드라이빙부(110)는 제1 입력 신호(DQ1)에 응답하여 제1 신호 전송 라인(DQ1_OUT)을 예정된 전압 레벨로 구동한다. 그리고, 크로스토크 이퀄라이징 드라이빙부(120)는 제1 신호 전송 라인(DQ1_OUT)의 신호 왜곡을 보상해 주기 위한 것으로, 제1 신호 전송 라인(DQ1_OUT)과 인접하게 배치된 제2 내지 제4 신호 전송 라인을 통해 전달되는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)에 응답하여 제1 신호 전송 라인(DQ1_OUT)을 보상한다.
도 1 의 회로 구성에서 볼 수 있듯이, 기존에는 제1 신호 전송 라인(DQ1_OUT)의 신호 왜곡을 보상하기 위하여 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)를 이용한다. 즉, 크로스토크 이퀄라이징 드라이빙부(120)는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)에 대응하는 보상 값을 제1 신호 전송 라인(DQ1_OUT)에 반영한다.
이하, 입력 신호에 대한 신호 왜곡에 대하여 알아보기 위하여 제1 및 제2 입력 신호(DQ1, DQ2)를 일례로 하여 설명하기로 한다.
제1 입력 신호(DQ1)와 제2 입력 신호(DQ2)가 서로 인접한 신호 전달 라인을 통해 전달되는 상황에서, 제2 입력 신호(DQ2)가 논리'로우'에서 논리'하이'로 천이하면 제1 및 제2 입력 신호(DQ1, DQ2)를 전달받는 수신 회로 측의 제1 입력 신호(DQ1)에는 논리'하이'에서 논리'로우'의 신호 왜곡이 발생한다. 반대로, 제2 입력 신호(DQ2)가 논리'하이'에서 논리'로우'로 천이하면 수신 회로의 제1 입력 신호(DQ1)에는 논리'로우'에서 논리'하이'의 신호 왜곡이 발생한다.
따라서, 송신 회로에는 이러한 신호 왜곡을 보상하기 위한 회로가 구비되며, 크로스토크 이퀄라이징 드라이빙부(120)가 이에 해당한다. 즉, 크로스토크 이퀄라이징 드라이빙부(120)는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)에 대응하는 보상 값을 제1 입력 신호(DQ1)에 추가하여 제1 신호 전달 라인(DQ1_OUT)을 통해 전달된다. 다시 말하면, 수신 회로 측에서 제1 입력 신호(DQ1)와 동일한 신호를 전달받기 위해서는 송신 회로 측에서 제1 입력 신호(DQ1)에 보상 값이 추가된 신호를 제1 신호 전달 라인(DQ1_OUT)를 통해 전달해야만 한다.
한편, 도 1 과 같은 구조의 경우 더 큰 신호 왜곡을 보상하기 위하여 크로스토크 이퀄라이징 드라이빙부(120)의 구동력을 더 크게 조절해야만 한다. 하지만 이를 조절하는 경우 송신 회로의 임피던스가 달라진다. 즉, 크로스토크 이퀄라이징 드라이빙부(120)의 구동력과 송신 회로의 임피던스는 서로 연동되어 제어된다. 때문에, 크로스토크 이퀄라이징 드라이빙부(120)의 구동력과 송신 회로의 임피던스 중 어느 하나를 조절하는 것은 불가능하다. 이는 크로스토크 이퀄라이징 드라이빙부(120)의 구동력과 송신 회로의 임피던스를 조절하는데 있어서 매우 제한적이라는 것을 의미한다.
보다 자세히 말하면, 예컨대 메인 드라이빙부(110)가 예정된 구동력을 가지는 상황에서 보상 값을을 크게 하기 위하여 크로스토크 이퀄라이징 드라이빙부(120)의 구동력을 크게 설정하면 송신 회로의 임피던스가 달라진다. 따라서, 임피던스 매칭을 위하여 메인 드라이빙부(110)의 구동력을 작게 설정해야 하는데, 이렇게 되면 메인 드라이빙부(110)에서 보내지는 입력 신호의 크기가 작아지기 때문에 수신 회로에서 이 입력 신호를 판단하기 어렵게 된다.
결국, 메인 드라이빙부(110)의 구동력과 크로스토크 이퀄라이징 드라이빙부(120)의 구동력을 적절하게 조절하기 위해서는 메인 드라이빙부(110)의 구동력과 크로스토크 이퀄라이징 드라이빙부(120)의 구동력이 매우 제한적으로 제어될 수밖에 없다.
본 발명의 실시예는 임피던스 설정 동작과 상관없이 크로스토크에 대한 보상 값 설정 동작이 가능한 신호 전달 회로를 제공한다.
본 발명의 실시예에 따른 신호 전송 회로는, 예정된 구동력으로 제1 신호 전송 라인을 구동하기 위한 메인 드라이빙부; 및 제2 신호 전송 라인을 통해 전달되는 신호를 미분하여 상기 제1 신호 전송 라인에 반영하기 위한 크로스토크 제어부를 구비할 수 있다.
바람직하게, 상기 크로스토크 제어부는 필터 구조를 가지는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 신호 전송 회로는, 제1 신호 전송 라인을 구동하기 위한 제1 메인 드라이빙부; 제2 신호 전송 라인을 구동하기 위한 제2 메인 드라이빙부; 상기 제2 신호 전송 라인을 통해 전달되는 신호를 입력받는 서브 드라이빙부; 및 상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터를 구비할 수 있다.
바람직하게, 상기 제1 신호 전송 라인 상에 삽입된 저항을 더 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 신호 전송 회로는, 다수의 신호 전송 라인을 각각 구동하기 위한 다수의 메인 드라이빙부; 상기 다수의 신호 전송 라인 중 어느 하나의 대상 신호 전송 라인에 대응하며, 상기 다수의 신호 전송 라인 중 상기 대상 신호 전송 라인 이외의 적어도 하나의 신호 전송 라인을 통해 전달되는 신호를 입력받는 서브 드라이빙부; 상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 대상 신호 전송 라인에 추가하기 위한 커패시터를 구비할 수 있다.
바람직하게, 상기 커패시터는 상기 서브 드리이빙부에 대응하는 개수로 구성되는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 신호 전송 시스템의 동작 방법은, 다수의 신호 전송 라인에 대하여 제1 데이터 트래이닝 동작을 수행하여 상기 다수의 신호 전송 라인 각각의 임피던스를 조절하는 단계; 및 상기 다수의 신호 전송 라인에 대하여 제2 데이터 트래이닝 동작을 수행하여 상기 다수의 신호 전송 라인 각각의 크로스토크에 대한 보상 값을 조절하는 단계를 포함할 수 있다.
바람직하게, 상기 보상 값을 조절하는 단계를 통해 설정된 보상 값을 해당 신호 전송 라인에 반영하고 상기 다수의 신호 전송 라인을 통해 신호를 전송하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 신호 전송 회로는, 예정된 구동력으로 제1 신호 전송 라인을 구동하기 위한 메인 드라이빙부; 및 예정된 단위 시간마다 제2 신호 전송 라인을 통해 전달되는 신호의 일부 정보를 상기 제1 신호 전송 라인에 반영하기 위한 크로스토크 제어부를 구비할 수 있다.
바람직하게, 상기 크로스토크 제어부는, 상기 제2 신호 전송 라인을 통해 전달되는 신호를 예정된 구동력으로 구동하기 위한 서브 드라이빙부; 및 상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터를 구비할 수 있으며, 상기 예정된 단위 시간은 상기 서브 드라이빙부의 구동력에 따라 가변하는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 신호 전송 회로는, 제1 신호를 입력받아 제1 신호 전송 라인을 구동하기 위한 제1 메인 드라이빙부; 제2 신호를 입력받아 제2 신호 전송 라인을 구동하기 위한 제2 메인 드라이빙부; 상기 제2 신호를 입력받으며, 상기 제2 신호에 대응하는 제2 보상 값을 상기 제1 신호 전송 라인에 추가하기 위한 제1 크로스 토크 제어부; 및 상기 제1 신호를 입력받으며, 상기 제1 신호에 대응하는 제1 보상 값을 상기 제2 신호 전송 라인에 추가하기 위한 제2 크로스 토크 제어부를 구비할 수 있다.
바람직하게, 상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 신호 전달 회로는 임피던스 설정 동작과 상관없이 크로스토크에 대한 보상 값 설정 동작이 가능하기 때문에, 임피던스와 보상 값을 최적의 상태로 설정하는 것이 가능하다.
임피던스와 크로스토크에 대한 보상 값을 모두 최적의 상태로 설정함으로써, 안정적인 신호 전달 환경을 확보할 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 신호 전달 회로를 설명하기 위한 회로도이다.
도 2 는 도 1 의 신호 보상 동작을 설명하기 위한 개념도이다.
도 3 은 본 발명의 실시예에 따른 신호 전달 회로를 설명하기 위한 블록도이다.
도 4 는 도 3 의 크로스토크 제어부(330)를 설명하기 위한 회로도이다.
도 5 는 본 발명의 다른 실시예에 따른 신호 전달 회로를 설명하기 위한 블록도이다.
도 6 은 본 발명의 실시예에 따른 신호 전달 회로를 구비하는 시스템의 동작 방법을 설명하기 위한 순서도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 신호 보상 동작을 설명하기 위한 개념도이다. 설명의 편의를 위하여 제1 및 제2 입력 신호(DQ1, DQ2)를 일례로 설명하기로 하며, 본 발명에서는 반전 지연한 제2 입력 신호(DQ2B)를 사용하지 않는다.
도 2 에는 제1 입력 신호(DQ1)와, 보상 값(INJ)과, 제2 입력 신호(DQ2)가 도시되어 있다. 여기서, 보상 값(INJ)은 예정된 단위 시간(△t)마다 제1 신호 전달 라인(DQ1_OUT)에 반영되는 값을 의미한다. 이후 보다 자세히 설명하겠지만, 이 보상 값(INJ)은 제2 입력 신호(DQ2)의 일부 정보로써, 일례로 제2 입력 신호(DQ2)를 미분한 값을 포함할 수 있다. 그리고, 도 3 에서 설명될 크로스 토크 제어부(330)가 위와 같은 동작을 수행한다.
도 3 은 본 발명의 실시예에 따른 신호 전달 회로를 설명하기 위한 블록도이다.
도 3 을 참조하면, 신호 전달 회로는 제1 메인 드라이빙부(310)와, 제2 메인 드라이빙부(320), 및 크로스토크 제어부(330)를 구비한다.
제1 메인 드라이빙부(310)는 제1 입력 신호(DQ1)를 입력받아 예정된 구동력으로 제1 신호 전송 라인(DQ1_OUT)을 구동하고, 제2 메인 드라이빙부(320)는 제2 입력 신호(DQ2)를 입력받아 예정된 구동력으로 제2 신호 전송 라인(DQ2_OUT)을 구동한다. 그리고, 크로스토크 제어부(330)는 제2 입력 신호(DQ2)를 미분하여 제1 신호 전송 라인(DQ1_OUT)에 반영한다.
본 발명의 실시예에 따른 신호 전달 회로는 제1 신호 전송 라인(DQ1_OUT)과 인접하게 배치된 제2 신호 전송 라인(DQ2_OUT)을 통해 전달되는 제2 입력 신호(DQ2)에 의한 제1 신호 전송 라인(DQ1_OUT)에 발생하는 신호 왜곡을 보상해 주기 위하여 크로스토크 제어부(330)를 구비하였다. 여기서, 크로스토크 제어부(330)는 제2 입력 신호(DQ2)를 미분하여 그 값을 제1 신호 전송 라인(DQ1_OUT)에 반영한다. 즉, 제1 신호 전송 라인(DQ1_OUT)으로는 제1 메인 드라이빙부(310)의 출력 신호(OUT1)에 제2 입력 신호(DQ2)를 미분한 값이 추가된 신호가 전달된다.
도 4 는 도 3 의 크로스토크 제어부(330)를 설명하기 위한 회로도이다.
도 4 를 참조하면, 크로스토크 제어부(330)는 서브 드라이빙부(410)와, 커패시터(C), 및 저항(R)을 구비한다.
서브 드라이빙부(410)는 제2 입력 신호(DQ2)를 입력받아 출력하며, 커패시터(C)는 서브 드라이빙부(410)의 출력 신호에 예정된 커패시턴스를 반영하여 제1 신호 전송 라인(DQ1_OUT)에 추가한다. 그리고, 제1 신호 전송 라인(DQ1_OUT) 상에는 저항(R)이 삽입된다.
본 발명의 실시예에는 제2 입력 신호(DQ2)를 미분하여 제1 신호 전송 라인(DQ1_OUT)에 반영하기 위한 크로스토크 제어부(330)를 하이패스 필터 구조로 구성한 일례이다. 여기서, 커패시터(C)는 예정된 커패시턴스를 가지며, 이후 다시 설명하겠지만 제어 신호에 응답하여 그 커패시턴스가 조절되는 것도 가능하다. 커패시턴스 조절과 관련된 내용은 도 6 에서 다시 하기로 한다.
한편, 서브 드라이빙부(410)의 구동력은 도 2 의 예정된 단위 시간(△t)에 대응한다. 즉, 본 발명의 실시예에 따른 신호 전달 회로는 서브 드라이빙부(410)의 구동력을 가변하여 예정된 단위 시간(△t)을 가변하는 것이 가능하다.
도 5 는 본 발명의 다른 실시예에 따른 신호 전달 회로를 설명하기 위한 블록도로써, 제1 내지 제3 입력 신호(DQ1, DQ2, DQ3)를 전달하는 구성을 일례로 한다.
도 5 를 참조하면, 신호 전달 회로는 제1 내지 제3 메인 드라이빙부(510_M, 520_M, 530_M)와, 제1 서브 드라이빙부(510_S2, 510_S3)와, 제2 서브 드라이빙부(520_S1, 520_S3)와, 제3 서브 드라이빙부(530_S2, 530_S3)와, 제1 내지 제3 커패시터(C1, C2, C3), 및 제1 내지 제3 저항(R1, R2, R3)을 구비한다.
제1 내지 제3 메인 드라이빙부(510_M, 520_M, 530_M)는 제1 내지 제3 입력 신호(DQ1, DQ2, DQ3) 각각을 입력받아 예정된 구동력으로 제1 내지 제3 신호 전송 라인(DQ1_OUT, DQ2_OUT, DQ3_OUT)을 구동한다. 제1 서브 드라이빙부(510_S2, 510_S3)는 제1 신호 전송 라인(DQ1_OUT)에 대응하며 제2 및 제3 입력 신호(DQ2, DQ3)를 입력받으며, 제2 서브 드라이빙부(520_S1, 520_S3)는 제2 신호 전송 라인(DQ2_OUT)에 대응하며 제1 및 제3 입력 신호(DQ1, DQ3)를 입력받으며, 제3 서브 드라이빙부(530_S2, 530_S3)는 제3 신호 전송 라인(DQ3_OUT)에 대응하며 제2 및 제3 입력 신호(DQ2, DQ3)를 입력받는다. 제1 내지 제3 커패시터(C1, C2, C3) 각각은 제1 내지 제3 서브 드라이빙부(510_S2, 510_S3, 520_S1, 520_S3, 530_S1, 530_S1) 각각의 출력 신호에 예정된 커패시턴스를 반영하여 제1 내지 제3 신호 전송 라인(DQ1_OUT, DQ2_OUT, DQ3_OUT) 각각에 추가한다. 그리고, 제1 내지 제3 저항(R1, R2, R3) 각각은 제1 내지 제3 신호 전송 라인(DQ1_OUT, DQ2_OUT, DQ3_OUT) 상에 각각 삽입된다.
만약, 제2 및 제3 입력 신호(DQ2, DQ3)에 의하여 제1 신호 전송 라인(DQ1_OUT)에 발생하는 신호 왜곡을 보상한다고 가정하면, 여기서 제1 신호 전송 라인(DQ1_OUT)은 신호 왜곡에 대한 보상 동작을 수행하기 위한 '대상 신호 전송 라인'이 된다. 따라서, 본 발명의 실시예에서는 대상 신호 전송 라인인 제1 신호 전송 라인(DQ1_OUT)에 발생하는 신호 왜곡을 보상하기 위하여 제2 및 제3 입력 신호(DQ2, DQ3)를 미분하여 제1 신호 전송 라인(DQ1_OUT)에 반영한다.
도 6 은 본 발명의 실시예에 따른 신호 전달 회로를 구비하는 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 6 을 참조하면, 신호 전송 시스템의 동작 방법은 제1 데이터 트래이닝 동작 수행 단계(S610)와, 임피던스 매칭 완료 판단 단계(S620)와, 임피던스 조절 단계(S630)와, 제2 데이터 트래이닝 동작 수행 단계(S640)와, 크로스토크 보정 완료 판단 단계(S650), 및 보상 값 조절 단계(S660)를 포함한다.
우선, 제1 데이터 트래이닝 동작 수행 단계(S610)와, 임피던스 매칭 완료 판단 단계(S620)와, 임피던스 조절 단계(S630)는 다수의 신호 전송 라인의 임피던스를 조절하는 단계에 포함된다.
이하, 임피던스를 조절하는 단계를 살펴보도록 한다.
'S610' 단계에서는 제1 데이터 트래이닝 동작을 수행하여 현재 임피던스를 검출하고, 'S620' 단계에서는 현재 임피던스가 원하는 정도의 임피던스 인지를 판단한다. 만약, 'S620' 단계에서 현재 임피던스가 원하는 정도가 아닌 경우(아니오), 'S630' 단계에서 현재 임피던스를 조절하고 다시 'S610' 단계를 수행한다. 그리고, 만약 'S620' 단계에서 현재 임피던스가 원하는 정도인 경우(예), 'S640' 단계를 수행한다.
한편, 제2 데이터 트래이닝 동작 수행 단계(S640)와, 크로스토크 보정 완료 판단 단계(S650), 및 보상 값 조절 단계(S660)는 다수의 신호 전송 라인의 크로스토크에 대한 보상 값을 조절하는 단계에 포함된다.
이하, 크로스토크에 대한 보상 값을 조절하는 단계를 살펴보도록 한다.
'S640' 단계에서는 제2 데이터 트래이닝 동작을 수행하여 현재 크로스토크 에 대한 보상 값을 검출하고, 'S650' 단계에서는 현재 크로스토크에 대한 보상 값이 원하는 정도인지를 판단한다. 만약, 'S650' 단계에서 현재 크로스토크에 대한 보상 값이 원하는 정도가 아닌 경우(아니오), 'S660' 단계에서 현재 크로스토크에 대한 보상 값을 조절하고 다시 'S640' 단계를 수행한다. 그리고, 만약 'S650' 단계에서 현재 크로스토크에 대한 보상 값이 원하는 정도인 경우(예), 신호 전달 시스템의 초기화 동작을 마친다.
특히, 'S660' 단계에서 조절되는 보상 값은 도 3 내지 도 5 에 도시되어 있는 커패시터의 커패시턴스가 될 수 있다. 즉, 데이터 트래이닝 동작을 통해 커패시턴스를 조절하는 것이 가능하며, 이렇게 설정된 커패시턴스는 크로스토크에 대한 보상 동작에 반영된다.
본 발명의 실시예에 따른 신호 전달 시스템은 위와 같은 방법을 통해 임피던스 설정 동작과 크로스토크에 대한 보상 값 설정 동작을 수행하는 것이 가능하다. 참고로, 크로스토크에 대한 보상 값 조절 동작은 커패시턴스를 조절하는 것이기 때문에 크로스토크에 대한 보상 값 조절시 송신 회로의 임피던스가 변하지 않는다. 따라서, 본 발명의 실시예는 임피던스를 최적의 상태로 설정하는 것이 가능하며, 임피던스와는 별도로 크로스토크에 대한 보상 값을 최적의 상태로 설정하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 제1 메인 드라이빙부
320 : 제2 메인 드라이빙부
330 : 크로스토크 제어부

Claims (27)

  1. 예정된 구동력으로 제1 신호 전송 라인을 구동하기 위한 메인 드라이빙부; 및
    제2 신호 전송 라인을 통해 전달되는 신호를 미분하여 상기 제1 신호 전송 라인에 반영하기 위한 크로스토크 제어부
    를 구비하는 신호 전송 회로.
  2. 제1항에 있어서,
    상기 크로스토크 제어부는 필터 구조를 가지는 것을 특징으로 하는 신호 전송 회로.
  3. 제1항에 있어서,
    상기 크로스토크 제어부는 하이 패스 필터 구조를 가지는 것을 특징으로 하는 신호 전송 회로.
  4. 제1항에 있어서,
    상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로.
  5. 제1 신호 전송 라인을 구동하기 위한 제1 메인 드라이빙부;
    제2 신호 전송 라인을 구동하기 위한 제2 메인 드라이빙부;
    상기 제2 신호 전송 라인을 통해 전달되는 신호를 입력받는 서브 드라이빙부; 및
    상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터
    를 구비하는 신호 전송 회로.
  6. 제5항에 있어서,
    상기 제1 신호 전송 라인 상에 삽입된 저항을 더 구비하는 신호 전송 회로.
  7. 제5항에 있어서,
    상기 커패시터는 제어 신호에 응답하여 상기 예정된 커패시턴스가 조절되는 것을 특징으로 하는 신호 전송 회로.
  8. 제5항에 있어서,
    상기 커패시터는 상기 제1 신호 전송 라인에 대응하는 개수로 구성되는 것을 특징으로 하는 신호 전송 회로.
  9. 다수의 신호 전송 라인을 각각 구동하기 위한 다수의 메인 드라이빙부;
    상기 다수의 신호 전송 라인 중 어느 하나의 대상 신호 전송 라인에 대응하며, 상기 다수의 신호 전송 라인 중 상기 대상 신호 전송 라인 이외의 적어도 하나의 신호 전송 라인을 통해 전달되는 신호를 입력받는 서브 드라이빙부; 및
    상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 대상 신호 전송 라인에 추가하기 위한 커패시터
    를 구비하는 신호 전송 회로.
  10. 제9항에 있어서,
    상기 다수의 신호 전송 라인 각각에 삽입된 저항을 더 구비하는 신호 전송 회로.
  11. 제9항에 있어서,
    상기 커패시터는 제어 신호에 응답하여 상기 예정된 커패시턴스가 조절되는 것을 특징으로 하는 신호 전송 회로.
  12. 제9항에 있어서,
    상기 커패시터는 상기 서브 드리이빙부에 대응하는 개수로 구성되는 것을 특징으로 하는 신호 전송 회로.
  13. 다수의 신호 전송 라인에 대하여 제1 데이터 트래이닝 동작을 수행하여 상기 다수의 신호 전송 라인 각각의 임피던스를 조절하는 단계; 및
    상기 다수의 신호 전송 라인에 대하여 제2 데이터 트래이닝 동작을 수행하여 상기 다수의 신호 전송 라인 각각의 크로스토크에 대한 보상 값을 조절하는 단계
    를 포함하는 신호 전송 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 보상 값을 조절하는 단계를 통해 설정된 보상 값을 해당 신호 전송 라인에 반영하고 상기 다수의 신호 전송 라인을 통해 신호를 전송하는 단계를 더 포함하는 신호 전송 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 다수의 신호 전송 라인을 통해 신호를 전송하는 단계는,
    상기 다수의 신호 전송 라인 중 제1 신호 전송 라인을 통해 제1 신호를 전송하는 단계;
    상기 다수의 신호 전송 라인 중 제2 신호 전송 라인을 통해 제2 신호를 전송하는 단계; 및
    상기 제2 신호를 미분하여 상기 제1 신호 전송 라인에 추가하는 단계를 포함하는 신호 전송 시스템의 동작 방법.
  16. 제14항에 있어서,
    상기 보상 값은 상기 다수의 신호 전송 라인 중 해당 신호 전송 라인에 반영되는 커패시턴스를 포함하는 것을 특징으로 하는 신호 전송 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 다수의 신호 전송 라인을 통해 신호를 전송하는 단계는,
    상기 다수의 신호 전송 라인 중 제1 신호 전송 라인을 통해 제1 신호를 전송하는 단계;
    상기 다수의 신호 전송 라인 중 제2 신호 전송 라인을 통해 제2 신호를 전송하는 단계; 및
    상기 제2 신호에 상기 커패시턴스를 반영하여 제1 신호 전송 라인에 추가하는 단계를 포함하는 신호 전송 시스템의 동작 방법.
  18. 제13항에 있어서,
    상기 임피던스를 조절하는 단계와 상기 보상 값을 조절하는 단계는 서로 다른 동작 구간을 가지는 것을 특징으로 하는 신호 전송 시스템의 동작 방법.
  19. 제13항에 있어서,
    상기 임피던스를 조절하는 단계는,
    상기 제1 데이터 트래이닝 동작을 수행하여 상기 임피던스를 검출하는 단계; 및
    상기 검출하는 단계의 결과에 따라 상기 임피던스를 조절하는 단계를 포함하는 신호 전송 시스템의 동작 방법.
  20. 제13항에 있어서,
    상기 보상 값을 조절하는 단계는,
    상기 제2 데이터 트래이닝 동작을 수행하여 상기 보상 값을 검출하는 단계; 및
    상기 검출하는 단계의 결과에 따라 상기 보상 값을 조절하는 단계를 포함하는 신호 전송 시스템의 동작 방법.
  21. 예정된 구동력으로 제1 신호 전송 라인을 구동하기 위한 메인 드라이빙부; 및
    예정된 단위 시간마다 제2 신호 전송 라인을 통해 전달되는 신호의 일부 정보를 상기 제1 신호 전송 라인에 반영하기 위한 크로스토크 제어부
    를 구비하는 신호 전송 회로.
  22. 제21항에 있어서,
    상기 크로스토크 제어부는,
    상기 제2 신호 전송 라인을 통해 전달되는 신호를 예정된 구동력으로 구동하기 위한 서브 드라이빙부; 및
    상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터를 구비하는 것을 특징으로 하는 신호 전송 회로.
  23. 제22항에 있어서,
    상기 예정된 단위 시간은 상기 서브 드라이빙부의 구동력에 따라 가변하는 것을 특징으로 하는 신호 전송 회로.
  24. 제22항에 있어서,
    상기 커패시터는 제어 신호에 응답하여 상기 예정된 커패시턴스가 조절되는 것을 특징으로 하는 신호 전송 회로.
  25. 제21항에 있어서,
    상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로.
  26. 제1 신호를 입력받아 제1 신호 전송 라인을 구동하기 위한 제1 메인 드라이빙부;
    제2 신호를 입력받아 제2 신호 전송 라인을 구동하기 위한 제2 메인 드라이빙부;
    상기 제2 신호를 입력받으며, 상기 제2 신호에 대응하는 제2 보상 값을 상기 제1 신호 전송 라인에 추가하기 위한 제1 크로스 토크 제어부; 및
    상기 제1 신호를 입력받으며, 상기 제1 신호에 대응하는 제1 보상 값을 상기 제2 신호 전송 라인에 추가하기 위한 제2 크로스 토크 제어부
    를 구비하는 신호 전송 회로.
  27. 제26항에 있어서,
    상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로.
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