JP4560846B2 - クロストーク防止回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は電子回路におけるクロストークの影響を少なくする回路に関するものであり、特に、ディジタル信号処理装置(DSP)、IC、その他の半導体装置などにおけるクロストークの影響を少なくする、またはクロストークの影響を除去するクロストーク防止回路に関する。
【0002】
【従来の技術】
電子回路として、半導体装置に形成された回路、たとえば、ディジタル信号処理回路(DSP)、マイクロプロセッサ、メモリ回路などについて述べる。
半導体装置においては微細化と動作速度の高速化が種々試みられている。しかしながら、そのような回路において、信号線における信号伝搬の遅延に起因する高速化への障害に遭遇する。
【0003】
信号線における信号伝搬の遅延は主として配線抵抗と、半導体装置、たとえば、メタル酸化膜半導体装置(mosデバイス)における寄生容量(寄生静電容量)、配線容量(配線静電容量)から決まる。
配線静電容量を主に支配するのは、0.8μm程度までの製造プロセスでは配線−半導体基板間の静電容量であった。しかし、微細加工が進むにつれて半導体装置における隣接する配線相互の間の距離が短くなり、隣接する配線相互における静電容量が無視できなくなり、0. 6μm以後の製造プロセスにおいては最小のピッチで配線した場合、隣接する配線相互間の静電容量が全静電容量の90%以上を占めるまでになっている。
【0004】
配線間静電容量の増加によりクロストークが増加する。クロストークの増加は信号遅延を増大させる。このようなクロストークに起因する信号遅延は種々の問題を惹起させる。
たとえば、クロストークがクロック配線に起こると、クロックの遅延に起因するパフォーマンスの悪化が起こることがあり、また、2相クロックにおいては2相クロック相互にスキュー(位相ずれ)が生じる可能性がある。
また、バスラインにクロストークが起こると、クロストークによる遅延がICの動作速度を制限する。換言すれば、クロストークがICの動作速度を決定しているともいえる。
その他の電子回路においても上述したと同様のクロストークに起因するスキュー、動作速度の低下、パルス信号の歪みによる誤動作などの問題が起こる。
【0005】
【発明が解決しようとする課題】
そのようなクロストークの防止方法としては、一般的には種々の試みがなされている。たとえば、隣接する2本の配線を離す方法かあるが、微細化が進む半導体装置、半導体回路においては、その面積が増大するので適用できない。
【0006】
他の一般的な方法は、遮蔽(シールド)をとる方法である。しかしながら、シールドを施すと、シールド施工に面積が必要となる。
シールド施工に新たな面積を必要とすることは、微細化、集積度を一層向上させる半導体装置、ICなどには適用できない。
【0007】
したがって、本発明は、微細化、集積度向上に影響を与えない方法で、クロストークを減少または除去する回路を提供することにある。
【0008】
【課題を解決するための手段】
以下、上記課題を解決し、クロストークを減少また除去する、本発明のクロストーク防止回路を述べる。
【0009】
本発明によれば、第1のクロック信号の変化に応答して値が変化する第1の信号を伝搬する第1の信号線と、上記第1の信号線と平行に配置され、上記第1のクロック信号の変化に応答して値が変化する第2の信号を伝搬する第2の信号線と、上記第1の信号線と上記第2の信号線との間に配置され、第2のクロック信号の変化に応答して値が変化する第3の信号を伝搬する第3の信号線とを含み、上記第1のクロック信号と上記第2のクロック信号とが2相クロックを構成する、クロストーク防止回路が提供される。
【0010】
好ましくは、本発明のクロストーク防止回路は、上記第2の信号線に隣接して平行に配置され、上記第2のクロック信号の変化に応答して値が変化する第4の信号を伝搬する第4の信号線を更に含み、上記第2の信号線が上記第3の信号線と上記第4の信号線の間に位置する。
【0011】
また、本発明によれば、第1のクロック信号に応答して値が変化する信号をそれぞれ伝搬し、互いに平行に配置された複数の第1信号線と、第2のクロック信号に応答して値が変化する信号をそれぞれ伝搬し、互いに平行に配置された複数の第2信号線とを含み、上記第1信号線と上記第2信号線とが互いに隣接するように、上記第1信号線と上記第2信号線とが交互に配置され、上記第1のクロック信号と上記第2のクロック信号とが2相クロックを構成する、クロストーク防止回路が提供される。
【0012】
好ましくは、上記第1のクロック信号がマスタクロックであり、上記第2のクロック信号がスレーブクロックである。
【0014】
【発明の実施の形態】
第1実施の形態
本発明のクロストーク防止回路の第1の実施の形態として、DSP、ICなどの半導体装置(半導体デバイス)における演算制御ユニット(CPU)の内部クロックとして用いる2相クロック回路に適用した場合を例示する。
CPUの内部クロックとして、マスタクロック1mt、このマスタクロック1mtと所定の位相差があるスレーブクロック1stとの2相のクロックの他、マスタクロック1mtが動作しないテスト時に動作して回路のテストを行うために用いるテストクロック1ttの3系統のクロックが設けられている場合について例示する。
マスタクロック1mtとスレーブクロック1stとは半導体デバイスが動作時に活性状態のクロックであり、テストクロック1ttは半導体デバイスの通常動作時には接地されて通常動作に影響を与えないようにされている。
【0015】
マスタクロック1mt、スレーブクロック1st、テストクロック1ttの3本の配線は、通常、CPU全体にほぼ平行に布線(配線)されている。通常は、図1に図解したように、マスタクロック1mt用の配線l1とスレーブクロック1st用の配線l2とが隣接して配設されている。そのため、マスタクロック1mtとスレーブクロック1stとが相互にクロストークの影響を受ける。
このクロストークの影響がどの程度であるかを知るため、本願発明者は、静電容量のみを考慮した簡単なモデルを用意し、シミュレーションモデル「spice」によるシミュレーションを行った。
【0016】
図1はクロストークの影響を考慮しない理想的な状態における、マスタクロック1mt用の配線l1とスレーブクロック1st用の配線l2とが隣接して平行して布線され、それぞれドライバ回路DR1、DR2を介してマスタクロック1mt、スレーブクロック1stを伝搬するクロック供給回路(2相クロック回路)の回路図である。配線l1、l2にはそれぞれ配線静電容量Cl1、Cl2が存在する。
図2は図1とは異なり、クロストークの影響を考慮した状態における、マスタクロック1mt用の配線l1とスレーブクロック1st用の配線l2とが隣接して平行して布線され、それぞれドライバ回路DR1、DR2を介してマスタクロック1mt、スレーブクロック1stを伝搬する回路図である。配線l1、l2、l3との間に、配線間静電容量CC が存在する。
【0017】
図3は種々のクロストークのモードを図解した図である。
クロストークには、DC電圧のよるDCクロストーク、片側からのAC電圧によるAC−1クロストーク、両側からのACによるAC−2クロストークとがある。
上述したように、近年のLSIの微細化により配線部のクロストークに因る信号線における遅延が問題となっている。これを解決するために隣接する配線の動作タイミングや位相を考慮した設計などを行わないと、クロストークによる信号の伝搬遅延は最大で46%も増加することが解かってきた。図4にその概要を示した。例えばマスターフェーズで変化する信号をリバーラウトすると、ある任意の信号がハイからロウに変化するときに、両側の信号線がロウからハイに変化する場合、近年の超LSIの微細化における配線ピッチの減少による線間容量の比率の増加に伴うカップリングによる遅延が大きな問題となってきた。
図4は静電容量を介して電気的に接続される隣接する回路からのクロストークの発生を図解する図であり、遅延時間の増加につながるダイナミック動作時のカップリング電圧の値を求める式とモデルを示す。
【0018】
図5(A)〜(C)はクロストークを受ける信号(クロストークレシーバ)の信号遷移状態と隣接するクロストークソース1,2の変化(変化タイミング)によってクロストークレシーバがいかに影響を受けるかを分析した結果を図解したグラフである。
クロストークは図3〜図5に図解したように、種々の要因で種々の形態のクロストークを受けることになる。
しかしながら、まず、比較的簡単な図1および図2に図解した回路についてシミュレーション条件と結果を下記に述べる。
【0019】
シミュレーション条件と結果
図2に図解したクロストークを考慮したモデルについて述べる。マスタクロック1mtおよびスレーブクロック1stの配線静電容量の90%が、配線l1、l2の配線静電容量Cl1、Cl2であるとし、片側の45%を隣接する配線l1−l2相互間のクロストークの要因となる配線間静電容量CC として配線間l1−l2に加えた。
これと、図1に示すクロストークの影響が無い場合のモデルを用いて、これにマスタクロック1mt、スレーブクロック1stのノンオーバーラップ期間(アイソレーション)が0. 4ns〜0. 7ns間でのクロックを入力したとして、下記に述べるシミュレーション結果を得た。
【0020】
図6はマスタクロック1mtの立ち上がり時間の特性図である。横軸はアイソレーションを示し、縦軸は立ち上がり時間を示す。破線は図1に示したクロストークの影響がないと仮定したときの曲線であり、実線は図2に示したクロストークの影響がある場合の曲線である。
図7はマスタクロック1mtの立ち下がり時間の特性図である。横軸はアイソレーションを示し、縦軸は立ち下がり時間を示す。破線は図1に示したクロストークの影響がないと仮定したときの曲線であり、実線は図2に示したクロストークの影響がある場合の曲線である。
【0021】
図8はマスタクロック1mtの立ち上がりから見たゲート遅延時間の特性図である。横軸はアイソレーションを示し、縦軸は遅延時間を示す。破線は図1に示したクロストークの影響がないと仮定したときの曲線であり、実線は図2に示したクロストークの影響がある場合の曲線である。
【0022】
図6〜図8において、立上り時間は、波形が定常状態値の10%から90%に変化する時間を測定した。ゲート遅延時間は入力の50%レベルから出力の50%レベルの時間差とした。
これらの結果からいえることは、アイソレーションが小さくなるにつれて、クロストークの影響により遅延時間が増加しているということである。アイソレーションが0. 4nsでのゲート遅延時間は、クロストークの影響がない場合に比べて0. 08ns増加している。この時の波形を図9に示した。
【0023】
図9はマスタクロック1mtとスレーブクロック1stとの配線間のクロストークを考慮した場合とクロストークを考慮しない場合の信号変化を図解したグラフである。
曲線CV11RはCV12Fのクロストークの影響がある場合の立ち上がり特性を示す曲線である。
曲線CV21Rはクロストークの影響がない場合の立ち上がり特性を示す曲線である。
クロストークの影響がある場合のマスタクロック1mtの出力(曲線CV11R)はクロストークの影響により、−0. 2Vまで下がった後立ち上がっている。このためにクロストークの影響がない場合に比べ波形が遅れている。次に立ち下がりを見てみると(曲線CV12F)、前述の結果の通り50%のレベルではほとんど差がないが、0. 2V付近から大きくひきずられ0Vに下がるまでに0. 1n以上もかかっている。これが立下がり時間に大きく影響している。
このようなクロストークの影響により、マスタクロック1mtとスレーブクロック1stとの間にスキューが発生する。
【0024】
クロストーク改善方法
上述した波形の歪みによるクロックの立ち上がり、立ち下がりの遅延の増加を防ぐための回路を図10に例示する。
図10は本発明の第1実施の形態のクロストーク防止回路図である。
図10に図解したクロストーク防止回路は、ドライバ回路DR1が接続された配線l1にマスタクロック1mtが伝搬し、ドライバ回路DR2が接続された配線l2にスレーブクロック1stが伝搬するが、これら配線l1とl2との間に、ドライバ回路DR3が接続された配線l3を布線してテストクロック1ttを伝搬させる回路である。配線l1、l2、l3にはそれぞれ配線静電容量Cl1、Cl2、Cl3が存在し、配線l1、l3、l2の間には配線相互間静電容量CC1、CC2が存在している。
【0025】
上述したように、CPUの内部クロックとして、マスタクロック1mt、このマスタクロック1mtと所定の位相差があるスレーブクロック1stとの2相のクロックの他、マスタクロック1mtが動作しないテスト時に動作して回路のテストを行うために用いるスキャンテストクロック1ttの3系統のクロックが設けられている。
マスタクロック1mt、スレーブクロック1st、テストクロック1ttの3本のメインクロック配線l1、l2、l3は、通常、CPU全体にほぼ平行に布線(配線)されている。通常は、図1または図2に図解したように、マスタクロック1mt用の配線l1とスレーブクロック1st用の配線l2とが隣接して配設されているが、本実施の形態においては、配線l1とl2との間にテストクロック1tt用の配線l3を布線して、シールド線の役割をも持たせ、マスタクロック1mtとスレーブクロック1stとのクロストークを防止して、信号遅延と波形歪みを防止することを意図している。
【0026】
図10の回路では、テストクロック1tt用の配線l3を、マスタクロック1mt用の配線l1とスレーブクロック1st用の配線l2との間に布線し、シールド線の役割を持たせているので、半導体デバイスにおける面積増加は起こらないという利点がある。
マスタクロック1mtとスレーブクロック1stとは半導体デバイスが動作時に活性状態のクロックであり、テストクロック1ttは半導体デバイスの通常動作時には接地されて通常動作に影響を与えないから、配線l3によるシールド効果が大きい。
【0027】
しかしながら、テストクロック1tt用の配線l3を、マスタクロック1mtおよびスレーブクロック1st用の配線l1、l2と隣接させ、かつ、これらの間に布線した場合、テスト時に動作するテストクロック1ttとスレーブクロック1stとの間にクロストークが発生する。
本実施の形態においては、好ましくは、配線12、13の信号レベルの安定性を高めるため、ドライバ回路DR3を構成しているPチャネルトランジスタの電流駆動能力を抑え、Nチャネルトランジスタの電流駆動能力高める。
このようなドライバ回路DR3のP/Nトランジスタ幅の変更(長さは一定)は、テストクロック1ttの低速化を惹起させるが、テストクロック1ttは、マスタクロック1mtおよびスレーブクロック1stと異なり、テスト動作に使用するのみであるから、低速になっても大きな問題は起きない。テストクロック1ttの立ち上がりを遅らせ、スレーブクロック1stの立ち下がりとの間に通常動作時よりも大きなアイソレーションをとることにより、クロストークよるスキューを防止している。
【0028】
図10のクロストーク防止回路について、図1および図2の回路と同様に、「SPICE」によるなシミュレーションを行った結果を述べる。
図11はマスタクロック1mtの立ち上がり時間の特性図である。横軸はアイソレーションを示し、縦軸は立ち上がり時間を示す。曲線CV31はクロストークの影響があるときの特性結果を示し、曲線CV32はクロストークの影響がないときの特性結果を示し、曲線CV33はテストクロック1tt用配線l3をシールド用として布線しドライバ回路DR3は通常の状態のままのときの特性結果を示し、曲線CV34はテストクロック1tt用配線l3をシールド用として布線しドライバ回路DR3のP/Nトランジスタ幅の比を1:1にした場合の特性結果を示す。
図12はマスタクロック1mtの立ち下がり時間の特性図である。横軸はアイソレーションを示し、縦軸は立ち下がり時間を示す。曲線CV41はクロストークの影響があるときの特性結果を示し、曲線CV42はクロストークの影響がないときの特性結果を示し、曲線CV43はテストクロック1tt用配線l3をシールド用として布線しドライバ回路DR3は通常の状態のままのときの特性結果を示し、曲線CV44はテストクロック1tt用配線l3をシールド用として布線しドライバ回路DR3のP/Nトランジスタ幅の比を1:1にした場合の特性結果を示す。
【0029】
第1実施例
上述した第1実施の形態の第1の実施例を述べる。
表1は実際の設計で用いたドライバ回路DR1〜DR3の出力トランジスタのサイズとP/Nトランジスタ幅の比を例示したものである。尚、トランジスタの長さLは何れも0.6μmである。
【0030】
【表1】
【0031】
テストクロック1ttの配線l3に接続されるドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比を1:1にした。
テストクロック1ttの動作は低下するが、クロストークの観点からは、テストクロック1tt用配線l3のドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比は1:1またはその近傍が望ましい。
【0032】
第2実施例
上述した第1実施の形態の第2実施例を述べる。
図13は図10に図解したクロストーク防止回路の実施例としての回路図である。なお、この回路例はドライバ回路(バッファ回路)DR1〜DR3、特に、ドライバ回路DR3の限界を調べるための回路例である。
図13においては下記のように条件を設定した。
(1) 配線l1、l2、l3の配線静電容量Cl1、Cl2、Cl3:1.1pF、1.1pF、0.2pF
(2)配線相互間静電容量CC1、CC2:0.9pF、0.9pF
(3)ドライバ回路DR1の出力トランジスタのP/Nトランジスタ幅の比(Lは0.6μm)
80μm/40μm=2:1
ドライバ回路DR2の出力トランジスタのP/Nトランジスタ幅の比(Lは0.6μm)
80μm/40μm=2:1
ドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比(Lは0.6μm)
80μm/?(各種)
【0033】
図13の回路について、ドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比(Lは0.6μm)を種々変化させて、シミュレーションした結果を下記に述べる。
【0034】
図14はドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比(Lは0.6μm)を80μm/2μm=40:1とし、配線l2にスレーブクロック1stのみを印加したときの信号波形図である。
図15はドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比を80μm/2μm=40:1とし、配線l1にマスタクロック1mtを印加し、配線l2にスレーブクロック1stを印加したときの信号波形図である。
図16はドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比を80μm/4μm=20:1とし、配線12にスレーブクロック1stを印加し、配線13にテストクロック1ttを印加したときの信号波形図である。
テストクロック1tt用配線l3のドライバ回路DR3の出力トランジスタのP/Nトランジスタ幅の比が大きいとき、隣接する配線たとえば、l1とl3、l3とl2とはクロストークの影響を受ける。
【0035】
図17は図13においてテストクロック1ttの配線l3をシールドとして用いた場合のマスタクロック1mtへのクロストークの影響を示すグラフである。
アイソレーションは0.45nsである。
図18は図13においてテストクロック1ttの配線l3をシールドとして用いた場合のスレーブクロック1stへのクロストークの影響を示すグラフである。アイソレーションは0.45nsである。
図19は図13においてシールドとして用いたテストクロック1ttの配線l3へのクロストークの影響を示すグラフである。アイソレーションは0.45nsである。
【0036】
第2実施の形態
本発明の第2実施の形態としてバス配線回路について述べる。
第1実施の形態として、マスタクロック1mt、スレーブクロック1stおよびテストクロック1ttの配線l1、l2、l3について述べたが、本発明はその他の種々の分野、たとえば、半導体デバイスにおけるバスラインのクロストーク問題においても有効に適用できる。
バスがまとまって配線された場合、同じタイミングで値が変化するので、あるバスラインとその両側を走るバスラインとにおける信号の遷移が反対方向に変化する場合、中央を走るバスラインは両側のバスラインとのクロストークにより影響を受ける。下記のその詳細を述べる。
【0037】
図20はクロストークを考慮しない場合のバス配線回路であり、図21はクロストークを考慮した場合のバス配線回路である。
smt1〜smt3はマスタクロックで値が変化するバスを意味する。
バスはマスタークロックで値が変化するものとし、配線約10000μm相当の容量をつけ、クロックのシミュレーションと同様にspiceによるシミュレーションを行った。その結果を表2と図23に示す。
【0038】
【表2】
【0039】
図22はクロストークのバス配線への影響を示すグラフである。
中央のマスタクロックsmt2の出力はクロストークの影響により−0. 2V辺りまで下がった後に立ち上がる。そのため立ち上がりからのゲート遅延時間は0. 3ns以上も増加してしまう。また立ち下がりは緩やかになり立ち下がり時間は約0. 4nsも増加している。
【0040】
そこで、図23に示す回路を考える。図23は本発明の第2実施の形態としてのバス配線回路の回路図である。
記号sst1,sst2はスレーブクロックで値が変化するバスとする。スレーブクロックで値が変化するバスsst1をマスタクロックで値が変化するバスsmt1とバスsmt2との間に挿入し、スレーブクロックで値が変化するバスsst2をマスタクロックで値が変化するバスsmt2とバスsmt3との間に挿入している。すなわち、第1実施の形態と同様、スレーブクロックで値が変化するバスsst1、sst2をシールドとして布線することで、クロストークによる影響を防ぐ。この結果、表3と図24に示す結果が得られた。
【0041】
【表3】
【0042】
図24はクロストークのバス配線への影響を示すグラフである。
表3および図24の結果から、立ち上がり時間、立ち下がり時間にわずかに影響が残るが、ゲート遅延時間はクロストークの影響がない場合と全くかわっていないことがわかる。つまり、マスタクロックで値が変化するバスsmtと、スレーブクロックで値が変化するバスsst間のクロストークはゲート遅延時間に影響を及ぼさず、バスsstはシールドとして充分にクロストークの問題を改善している。
【0043】
第3実施例
第2実施の形態の実施例(第3実施例)を下記に述べる。
図25はスレーブクロックの変化によって値が変化するバスをシールドとして用いた場合のマスタクロックの変化によって値か変化するバスsmt2への影響を示すグラフである。
図26はスレーブクロックの変化によって値が変化するバスをシールドとして用いた場合のマスタクロックの変化によって値か変化するバスsmt1への影響を示すグラフである。
図27はシールドとして用いたスレーブクロックの変化によって値が変化するバスへの影響を示すグラフである。
これらの結果からも、マスタクロックで値が変化するバスsmtと、スレーブクロックで値が変化するバスsst間のクロストークはゲート遅延時間に影響を及ぼさず、バスsstはシールドとして充分にクロストークの問題を改善している。
【0044】
面積の考察
表4は上述した第1実施の形態および第2実施の形態の面積増加がないことを示した表である。
【0045】
【表4】
【0046】
一方、従来のように、クロストーク対策として、(1)スペースを広げる方法と、(2)シールドを別途設ける方法がある。
配線間のスペースを広げることによって改善した場合、16bitのバスについては243μmも面積が広がってしまうので、このような配線をすることは現実には考えられない。
また、シールド用の配線の追加は本発明において述べてたように非常に効果的ではあるが、新たなシールド用の配線の布線を行うと追加した分面積が増加する。
本発明はこのような面積増加を考えることなくクロストーク問題を改善できるという利点を有する。すなわち、本発明は面積を増加させないという利点をも有している。
【0047】
本発明のクロストーク防止回路として、第1実施の形態としてクロック供給回路、および第2実施の形態としてバス配線回路を例示したが、本発明は上述した実施の形態に限定されず、上述したと同様の他の分野にも適用できる。
下記に他のクロストーク防止回路について述べる。
【0048】
第3実施の形態
本発明のクロストーク防止回路の第3実施の形態について述べる。
上述したように、近年のLSIの微細化により配線部のクロストークに因る信号線における遅延が問題となっている。これを解決するために隣接する配線の動作タイミングや位相を考慮した設計などを行わないと、DSPのようなデータパスのクロストークによる信号の伝搬遅延は、グリッチによるゲート部遅延を含め、最大で46%も増加することが解かってきた。図3にその概要を示した。
例えばマスターフェーズで変化する信号をリバーラウトすると、ある任意の信号がハイからロウに変化するときに、両側の信号線がロウからハイに変化する場合、近年の超LSIの微細化における配線ピッチの減少による線間容量の比率の増加に伴うカップリングによる遅延が大きな問題となってきた。図4に遅延時間の増加につながるカップリング電圧の値を求める式とモデルを示す。
【0049】
従来、メタル配線においては、リソグラフィとメタルのグレインサイズ(約1μm)以下の配線が実施されていない時代において、クロストークを防止する為のシールドラインの追加は、単にオーバーヘッドとなり面積増加となっていた。
しかし最近の0. 5μm以下の配線幅を用いる0. 35μmクラスの半導体デバイス製造プロセスにおいて、メタルのピークカレント密度は2倍になる。
この性質を利用すれば、面積増加を抑えながら、クロストークによる遅延やファンクション不良の問題を完全に除去できる。
本発明の第3の実施の形態はこの知見に基づく。すなわち、第3実施の形態は、クロストークの問題を解決するために近年の微細化VLSIにおけるエレクトロマイグレーション(EM)のガイドラインを考慮に入れた新しい設計手法に関する配線技術に関する。
【0050】
従来、図28に図解したように、電源やグランドライン及び信号線は、それぞれ一本のある任意の幅をもって配置配線していた。この幅は接続されるモジュールの消費する平均電流、ピーク電流、RMS電流、および抵抗部における電圧降下の解析により決定されていた。しかし、実際はほとんどの場合において配線幅はピーク電流によって決定されている。
メタル配線の幅が0. 5μm以下の場合、メタルのグレインサイズ(粒界)が1μmであることから、エレクトロマイグレーションの耐性が飛躍的に向上する。その結果、ピーク電流が従来の2倍まで許容されている。
したがって0. 5μm以下の幅の配線を電源やグランド及び信号線、その他に用いるとレイアウトの面積が優位になることが予想される。
前述した様にメタル配線の幅は、ほとんどの場合でこのピーク電流で決定されることから、第3実施の形態においては、この性質を利用して面積増加がなく、配線の動作位相などを気にすることなくクロストークをシールド効果により完全に除去する事が可能な配線方法を提案する。
配線の動作フェーズを考慮した設計ではその検証と影響の正確な把握は困難であり、最悪ケースにおける想定のもとに設計を進める為、過剰品質による面積増加や、設計、検証に要する時間を大幅に費やしてきた。本発明の実施の形態を採用すれば、クロストークの影響がないため、これらの問題点をすべて解消でき、電気的にも最高の条件を実現できるため高速化設計に向いている。
【0051】
図29に第3実施の形態としての、エレクトロマイグレーションを考慮したクロストーク防止のための信号配線図を示す。
図29において、メタル配線の幅が0. 5μm以下となると、エレクトロマイグレーションの耐性が2倍に向上するため、電源Vddの配線、グラウンドGndの配線幅は、図28に図解した例に比較して、1/2にできる為、幅が0. 5μm、スペース0. 5μmのプロセスにおいてはスペースにより相殺されるので面積増加が無い。
しかし、WR(Width Reduction Factor)に対する影響は、図29に図解したように、配線を分割することにより増大するので、例えば0.35μmプロセスでは0. 035μm/sideなので16本のバスに本発明を応用したとき最悪ケースで16X(0. 035X2)=1. 125μmとなり0. 5μmの配線にして約2本分の増加を必要とする。しかし0. 5μmのシールド兼、電源グランドは16本のバスの両側に0. 5μmで配線したとすると17本となり、WR補強用の2本と合わせると19×0. 5μm=9. 5μmの合計幅にしかならない為、実使用上のこれらの幅はもっと太いものが要求されるため、2本の増加分はほとんどの場合において増加とならない。
【0052】
ラウティングツールを使ってこの様な配線をすることにおける障害は低く、エレクトロマイグレーションのグレインサイズよりも小さい幅で電源、グランド、その他の配線を形成することによるエレクトロマイグレーションの耐性が2倍に向上すると言う電気的性質を利用し面積増加がなく、また、クロストークによるファンクション、従来の高速なスタテックタイミングシミュレーションによる検証、最悪ケースを想定した過剰品質設計のない設計が可能となる。
【0053】
第4実施の形態
本発明の第4実施の形態について述べる。
図30は第4実施の形態の例示である。
図30は第3実施の形態の応用例を示しており、図29において平面方向にエレクトロマイグレーションを考慮して電源ラインとグランドラインを、0.5μmの幅にして分散配置する例を示したが、図30は第1層のメタル配線と第3層のメタル配線とについて、同じ層のメタル配線をクロストークが減少するように、図29に図解のように配線するとともに、高さ方向についてもクロストークが減少するように配置した例を示す。
すなわち、第4実施の形態は3次元的に、エレクトロマイグレーションを考慮した配線を行う例を示している。
【0054】
本発明のクロストーク防止回路として、2つの形態について述べたが、本発明は上述した形態に限定されず、上述したと同様の他の分野にも適用できる。
【0055】
【発明の効果】
本発明の第1の観点によれば、面積を増大させずに、クロストークの影響を少なくすることができる。
また本発明は特別の高度な技術が要求されないので、容易に実施できる。
【0056】
【発明の効果】
本発明の第2の観点によれば、エレクトロマイグレーションの性質を利用して、面積増加を抑えながら、クロストークによる遅延やファンクション不良の問題を完全に除去できる。
【図面の簡単な説明】
【図1】図1はクロストークの影響を考慮しない理想的な状態における、マスタクロック1mt用の配線l1とスレーブクロック1st用の配線l2とが隣接して平行して布線され、それぞれドライバ回路DR1、DR2を介してマスタクロック1mt、スレーブクロック1stを伝搬する回路図である。
【図2】図2は図1とは異なり、クロストークの影響を考慮した状態における、マスタクロック1mt用の配線l1とスレーブクロック1st用の配線l2とが隣接して平行して布線され、それぞれドライバ回路DR1、DR2を介してマスタクロック1mt、スレーブクロック1stを伝搬する回路図である。
【図3】 図3は種々のクロストークのモードを図解した図である。
【図4】 図4は静電容量を介して電気的に接続される隣接する回路からのクロストークの発生を図解する図である。
【図5】図5(A)〜(C)はクロストークを受ける信号(クロストークレシーバ)の信号遷移状態と隣接するクロストークソース1,2の変化(変化タイミング)によってクロストークレシーバがいかに影響を受けるかを分析した結果を図解したグラフである。
【図6】図6は図2におけるマスタクロック1mtの立ち上がり時間の特性図である。
【図7】図7は図2におけるマスタクロック1mtの立ち下がり時間の特性図である。
【図8】図8は図2におけるマスタクロック1mtの立ち上がりから見たゲート遅延時間の特性図である。
【図9】図9は図2におけるマスタクロック1mtとスレーブクロック1stとの配線間のクロストークを考慮した場合とクロストークを考慮しない場合の信号変化を図解したグラフである。
【図10】図10は本発明の第1実施の形態のクロストーク防止回路図である。
【図11】図11は図10におけるマスタクロック1mtの立ち上がり時間の特性図である。
【図12】図12は図10におけるマスタクロック1mtの立ち下がり時間の特性図である。
【図13】図13は図11に図解したクロストーク防止回路の実施例としての回路図である。
【図14】図14図13おいてドライバ回路DR3の出力トランジスタのP/N比を80μm/2μm=40:1とし、配線l2にスレーブクロック1stのみを印加したときの信号波形図である。
【図15】図15は図13においてドライバ回路DR3の出力トランジスタのP/N比を80μm/2μm=40:1とし、配線l1にマスタクロック1mtを印加し、配線l2にスレーブクロック1stを印加したときの信号波形図である。
【図16】図16は図13においてドライバ回路DR3の出力トランジスタのP/N比を80μm/4μm=20:1とし、配線12にスレーブクロック1stを印加し、配線13にテストクロック1ttを印加したときの信号波形図である。
【図17】図17は図13においてテストクロック1ttの配線l3をシールドとして用いた場合のマスタクロック1mtへのクロストークの影響を示すグラフである。
【図18】図18は図13においてテストクロック1ttの配線l3をシールドとして用いた場合のスレーブクロック1stへのクロストークの影響を示すグラフである。
【図19】図19は図13においてシールドとして用いたテストクロック1ttの配線l3へのクロストークの影響を示すグラフである。
【図20】図20は第2実施の形態としてのクロストークを考慮しない場合のバス配線回路である。
【図21】図21は第2実施の形態としてのクロストークを考慮した場合のバス配線回路である。
【図22】図22はクロストークのバス配線への影響を示すグラフである。
【図23】図23は本発明の第2実施の形態としてのバス配線回路の回路図である。
【図24】図24はクロストークのバス配線への影響を示すグラフである。
【図25】図25はスレーブクロックの変化によって値が変化するバスをシールドとして用いた場合のマスタクロックの変化によって値か変化するバスsmt2への影響を示すグラフである。
【図26】図26はスレーブクロックの変化によって値が変化するバスをシールドとして用いた場合のマスタクロックの変化によって値か変化するバスsmt1への影響を示すグラフである。
【図27】図27はシールドとして用いたスレーブクロックの変化によって値が変化するバスへの影響を示すグラフである。
【図28】図28は従来の配線図である。
【図29】図29に第3実施の形態としての、エレクトロマイグレーションを考慮したクロストーク防止のための信号配線図を示す。
【図30】図30は第4実施の形態の例示である。
【符号の説明】
l1、l2、l3・・配線
DR1〜DR3・・ドライバ回路
Claims (4)
- 第1のクロック信号の変化に応答して値が変化する第1の信号を伝搬する第1の信号線と、
上記第1の信号線と平行に配置され、上記第1のクロック信号の変化に応答して値が変化する第2の信号を伝搬する第2の信号線と、
上記第1の信号線と上記第2の信号線との間に配置され、第2のクロック信号の変化に応答して値が変化する第3の信号を伝搬する第3の信号線と、
を含み、
上記第1のクロック信号と上記第2のクロック信号とが2相クロックを構成する、
クロストーク防止回路。 - 請求項1に記載のクロストーク防止回路であって、
上記第2の信号線に隣接して平行に配置され、上記第2のクロック信号の変化に応答して値が変化する第4の信号を伝搬する第4の信号線を更に含み、
上記第2の信号線が上記第3の信号線と上記第4の信号線の間に位置する、
クロストーク防止回路。 - 第1のクロック信号に応答して値が変化する信号をそれぞれ伝搬し、互いに平行に配置された複数の第1信号線と、
第2のクロック信号に応答して値が変化する信号をそれぞれ伝搬し、互いに平行に配置された複数の第2信号線と、
を含み、
上記第1信号線と上記第2信号線とが互いに隣接するように、上記第1信号線と上記第2信号線とが交互に配置され、
上記第1のクロック信号と上記第2のクロック信号とが2相クロックを構成する、
クロストーク防止回路。 - 請求項1、2又は3に記載のクロストーク防止回路であって、
上記第1のクロック信号がマスタクロックであり、上記第2のクロック信号がスレーブクロックである、クロストーク防止回路。
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