JP4037116B2 - 遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の高速化に伴い、クロック間あるいはクロック-データ間の信号のスキューが問題となっている。クロック間あるいはクロック-データ間に信号のスキューが存在すると動作周波数の低減やデータの受け渡しのミス等による回路の誤動作の原因となるため、信号のスキューを削減することが必要である。
【０００３】
信号のスキューを削減する一つの方法として、信号配線に遅延調整回路を設けてプログラマブルに遅延時間を変更する方法が提案されている（ＵＳ ６１９２０９２）。この技術ではトランジスタサイズを変えた駆動回路を複数設け、その中のどれが信号配線を駆動するかを選択することにより信号配線を駆動するトランジスタサイズを選択できるようになっており、それにより信号配線の遅延値を数十ピコ秒単位で調整することができる。
【０００４】
【発明が解決しようとする課題】
上述のように、クロック間あるいはクロック-データ間の信号にスキューが存在すると、動作周波数の低減やデータの受け渡しのミス等による回路の誤動作の原因となるため、信号のスキューを削減するため信号配線に遅延調整回路を設けてプログラマブルに遅延時間を変更する必要がある。半導体集積回路の高速化に伴い、今後数ピコ秒単位での信号のスキューが問題になると考えられる。
【０００５】
しかし、従来の遅延調整回路の構成では数百〜数十ピコ秒単位で遅延時間を変更することはできるが、、数ピコ秒単位という非常に小さな時間単位で遅延時間を調整することは非常に困難であり、実現しようとすると非常に多くのトランジスタサイズを変えた駆動回路を設ける必要があり、回路規模が非常に大きくなってしまう。
【０００６】
本発明は、このような従来の技術の問題点を解消するべく創案されたものであり、その目的は、回路規模の増大を招くことなく、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置および遅延調整方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために、本発明の遅延調整回路装置は、信号配線と、前記信号配線に隣接させて形成された隣接配線と、前記信号配線の信号の立ち上がり期間中に立ち下がり、前記信号の立ち下がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とを備えたことを特徴とする。
また、本発明の遅延調整回路装置は、信号配線と、前記信号配線に隣接させて形成された隣接配線と、前記信号配線の信号の立ち下がり期間中に立ち上がり、前記信号の立ち上がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とを備えたことを特徴とする。
このように、信号配線に隣接させて隣接配線を設け、当該隣接配線の信号を制御することにより、隣接配線とのクロストークを利用して信号配線の信号の遅延時間を数ピコ秒単位で変えることができる。よって、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
また、前記信号配線の信号の立ち上がり時のみ、あるいは前記信号配線の信号の立ち下がり時のみに、前記信号配線の信号と逆相の信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を短くすることができ、前記信号配線の信号と同相の信号を前記隣接配線に入力することで前記信号配線の信号のＨＩＧＨの期間を長くすることができる。
【０００８】
本発明の遅延調整回路装置において、前記制御回路は、前記信号配線の信号と逆相の信号を出力してもよい。前記隣接配線に前記信号配線と逆相の信号を入力することで、信号配線の信号の遅延を大きくすることができる。
【０００９】
また、本発明の遅延調整回路装置において、前記制御回路は、前記信号配線の信号と同相の信号を出力してもよい。前記隣接配線に前記信号配線と同相の信号を入力することで、前記信号配線の信号の遅延を小さくすることができる。
【００１０】
また、本発明の遅延調整回路装置において、前記制御回路は、前記信号配線の信号と同相および逆相の信号を出力してもよい。前記隣接配線に前記信号配線と同相の信号を入力したり逆相の信号を入力したりすることで、前記信号配線の信号の遅延を小さくしたり大きくしたりすることができる。
【００１５】
また、本発明の遅延調整回路装置において、前記隣接配線は、複数の部分配線からなり、前記制御回路は、前記隣接配線の部分配線毎に前記信号配線の信号に対応して変化する信号または固定した信号（たとえば電圧が０Ｖの信号）を入力するようにしてもよい。前記隣接配線を複数の部分配線で構成することにより、前記信号配線と隣接配線との間隔を部分配線毎に設定変更することができ、段階的に配線間隔を広げることにより、前記信号配線の信号に対するクロストークの影響を高精度で制御することが可能となる。そのため前記信号配線の信号の遅延変化量を非常に小さな時間単位で精度よく変更することができる。そして、部分配線毎に入力信号を変化させたり固定したりすることで、前記信号配線の信号の遅延をプログラマブルに変更することができる。
【００１６】
また、本発明の遅延調整回路装置において、前記隣接配線は、前記信号配線との配線間隔が互いに等しい部分配線を複数備えてもよい。前記部分配線の長さを設定変更することにより、部分配線の信号が信号配線の信号に及ぼすクロストークの影響を変化させることができる。
【００１７】
また、本発明の遅延調整回路装置において、前記隣接配線は、前記信号配線との配線間隔が各々異なる部分配線を複数備えてもよい。信号配線と各々の部分配線との間隔を異ならせることで、信号配線の信号に対し各々の部分配線の信号が及ぼすクロストークの影響が変化するため、クロストークによる遅延変化量を段階的に変化させることができる。
【００１８】
上記の課題を解決するために、本発明の遅延調整方法は、信号配線に隣接させて隣接配線を設け、前記隣接配線に、立ち上がり期間中に立ち下がり、前記信号の立ち下がり期間中に変化しない信号を入力するようにした。このように、信号配線に隣接させて隣接配線を設け、当該隣接配線の信号を制御することにより、隣接配線とのクロストークを利用して信号配線の信号の遅延時間を数ピコ秒単位で変えることができる。よって、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整方法を実現できる。
また、前記信号配線の信号の立ち上がり開始時に前記信号配線と逆相の信号に対応して変化する信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を短くすることができ、前記信号配線の信号と同相の信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を長くすることができる。
また、本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号の立ち下がり期間中に立ち上がり、前記信号の立ち上がり期間中に変化しない信号を入力するようにしてもよい。すなわち、前記信号配線の信号の立ち下がり時のみに前記信号配線の信号と逆相の信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を長くすることができ、前記信号配線の信号と同相の信号を前記隣接配線に入力することで前記信号配線の信号のＨＩＧＨの期間を短くすることができる。
【００１９】
本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号と逆相の信号を入力するようにしてもよい。前記隣接配線に前記信号配線と逆相の信号を入力することで、信号配線の信号の遅延を大きくすることができる。
【００２０】
また、本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号と同相の信号を入力するようにしてもよい。前記隣接配線に前記信号配線と同相の信号を入力することで、前記信号配線の信号の遅延を小さくすることができる。
【００２１】
また、本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号と同相および逆相の信号を入力するようにしてもよい、前記隣接配線に前記信号配線と同相の信号を入力したり逆相の信号を入力したりすることで、前記信号配線の信号の遅延を小さくしたり大きくしたりすることができる。
【００２６】
また、本発明の遅延調整方法において、前記隣接配線を、複数の部分配線で構成し、前記隣接配線の部分配線毎に前記信号配線の信号に連動した信号または固定した信号（たとえば電圧が０Ｖの信号）を入力するようにしてもよい。前記隣接配線を複数の部分配線で構成することにより、前記信号配線と隣接配線との間隔を部分配線毎に設定変更することができ、段階的に配線間隔を広げることにより、前記信号配線の信号に対するクロストークの影響を高精度で制御することが可能となる。そのため前記信号配線の信号の遅延変化量を非常に小さな時間単位で精度よく変更することができる。そして、部分配線毎に入力信号を変化させたり固定したりすることで、前記信号配線の信号の遅延をプログラマブルに変更することができる。
【００２７】
また、本発明の遅延調整方法において、前記隣接配線を、前記信号配線との配線間隔が等しい複数の部分配線で構成してもよい。前記部分配線の長さを設定変更することにより、部分配線の信号が信号配線の信号に及ぼすクロストークの影響を変化させることができる。
【００２８】
また、本発明の半導体集積回路装置は、信号配線を含む半導体集積回路と、前記信号配線の少なくとも一部の信号配線に隣接して形成された隣接配線と、前記信号配線の信号に対応して変化する信号を出力するように、前記隣接配線の信号を制御する制御回路とで構成された遅延調整回路を具備してなることを特徴とする。
遅延調整回路は通常、同一基板上に形成され、当該信号配線と同一配線層上か、層間絶縁膜を介してその上層または下層に形成される。
また前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＮＡＮＤ回路を備えることを特徴とする。
また前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＡＮＤ回路を備えることを特徴とする。
【００２９】
また、本発明の半導体集積回路装置は、信号配線を含む半導体集積回路と、前記信号配線の少なくとも一部の信号配線に隣接して形成された隣接配線と、前記信号配線の信号に対応して変化する信号を出力するように、前記隣接配線の信号を制御する制御回路とで構成された遅延調整回路を具備してなることを特徴とする。
遅延調整回路は通常、同一基板上に形成され、当該信号配線と同一配線層上か、層間絶縁膜を介してその上層または下層に形成される。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づき説明する。
図１は本発明にかかる遅延調整回路装置および遅延調整方法の原理説明図である。図示するように、本発明の遅延調整回路装置１００は、他の配線および素子を備えた半導体集積回路チップＣ内に、信号配線１１０と、信号配線１１０に隣接する隣接配線１２０と、隣接配線１２０の信号を制御する制御回路１３０とを備えて構成される。信号配線１１０と隣接配線１２０との間には寄生容量Ｃが存在し、隣接配線１２０の信号が変化することによるクロストーク効果によって信号配線１１０の信号の遅延値が変化することになる。
隣接配線１２０は、信号配線１１０と同一の導体層上、または信号配線１１０と層間絶縁体膜を介して上層または下層に形成された配線パターンからなり、この配線パターンは、信号配線１１０の信号調整用に設けられた専用の領域に形成される。
そしてこの遅延調整回路装置を、半導体集積回路の当該信号配線の近傍に搭載して、半導体集積回路装置が形成される。
【００３１】
図２は本発明にかかる遅延調整回路装置における信号配線と隣接配線とのクロストーク効果の説明図である。
図２（ａ）の回路図において、１４、１５、１６、１７はバッファである。バッファ１４は信号配線１によりバッファ１５と接続され、バッファ１６は隣接配線２によりバッファ１７と接続されている。信号配線１と隣接配線２は互いに並列に配線されており、２つの配線１、２間には寄生容量Ｃが存在している。
【００３２】
図２（ｂ）は信号遷移図であり、信号配線１の信号Ｓ１の変化時に隣接配線２の信号Ｓ２が変化しない場合、信号配線１の信号Ｓ１は点線で示す波形となる。信号配線１の信号Ｓ１の立ち上がり時に隣接配線２の信号Ｓ２も立ち上がると、クロストーク効果により信号配線１の信号Ｓ１の遅延は小さくなる。また信号配線１の信号Ｓ１の立ち上がり時に隣接配線２の信号Ｓ２が立ち下がるとクロストーク効果により信号配線１の信号Ｓ１の遅延は大きくなる。
【００３３】
図３に本発明にかかる遅延調整回路装置の第１の実施の形態を示す。
図３（ａ）の回路図において、１３は制御回路、１８、１９はバッファである。バッファ１８は入力信号ＣＬＫを入力としており、信号配線３によりバッファ１９と接続されている。制御回路１３は、入力信号ＣＬＫと制御信号ＥＮを入力としており、隣接配線４に接続されている。制御回路１３は、２入力ＮＡＮＤ回路２０で構成されており、制御信号ＥＮがＨＩＧＨの場合は隣接配線４の信号Ｓ４は信号配線３の信号Ｓ３と逆相となる。
【００３４】
図３（ｂ）は信号遷移図であり、制御信号ＥＮがＨＩＧＨの場合は隣接配線４の信号Ｓ４は信号配線３の信号Ｓ３と逆相となり、信号配線３の信号Ｓ３は隣接配線４の信号Ｓ４とのクロストーク効果により信号の遅延が大きくなり、実線で示す信号波形となる。また、制御信号ＥＮがＬＯＷの場合は、隣接配線４の信号Ｓ４はＨＩＧＨに固定されるため信号配線３の信号Ｓ３の遅延は変化せず点線で示す波形となる。よって制御信号ＥＮを制御することにより信号配線３の信号Ｓ３の遅延を大きくすることが可能となる。
【００３５】
図３の構成によれば、信号配線３に対し、隣接配線４と２入力ＮＡＮＤ回路２０からなる制御回路１３を付加するだけで遅延調整回路を構成できるので、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
【００３６】
なお、上記の例では、隣接配線４の信号Ｓ４を信号配線３の信号Ｓ３と逆相にすることで信号配線Ｓ３の信号Ｓ３の遅延を大きくする方法について説明したが、制御回路１３を２入力ＮＡＮＤ回路から２入力ＡＮＤ回路に変更することにより、隣接配線４の信号Ｓ４を信号配線３の信号Ｓ３と同相にすることができ、信号配線３の信号Ｓ３の遅延を小さくすることができる。
【００３７】
また、制御回路１３を信号配線３の信号Ｓ３と同相の信号と逆相の信号を出力する回路で構成することより、信号配線３の信号Ｓ３の遅延を大きくしたり小さくしたりすることが可能となる。
【００３８】
図４に、本発明にかかる遅延調整回路装置の第２の実施の形態を示す。
図４（ａ）の回路図において、２１、２２はバッファであり、バッファ２１は入力信号ＣＬＫを入力とし信号配線５によりバッファ２２と接続されている。
制御回路１３は、入力信号ＣＬＫと入力信号ＣＬＫをインバータ２３で反転した反転信号ＣＬＫ＿Ｂと制御信号ＥＮを入力としており、隣接配線６に接続されている。この制御回路１３は、３入力ＮＡＮＤ回路２４で構成されており、制御信号ＥＮがＨＩＧＨの場合、隣接配線６の信号Ｓ６は入力信号ＣＬＫの立ち上がり時に立ち下がり、反転信号ＣＬＫ＿Ｂの立ち下がり時に立ち上がる信号パルスとなる。
【００３９】
図４（ｂ）は信号遷移図であり、制御信号ＥＮがＨＩＧＨの場合、信号配線５の信号Ｓ５の立ち上がり時に隣接配線６の信号Ｓ６が立ち下がるためクロストーク効果により信号配線５の信号Ｓ５の遅延が大きくなり、信号配線５の信号Ｓ５の立ち下がりでは隣接配線６の信号Ｓ６は変化しないため、信号配線５の信号Ｓ５の遅延は変化せず実線で示す波形となる。そのため信号配線５の信号Ｓ５立ち上がり時のみ信号の遅延が大きくなり、信号配線５の信号Ｓ５のＨＩＧＨの期間を短くすることができる。信号配線５の信号Ｓ５のデューティー比は、信号Ｓ５のＨＩＧＨの期間を信号Ｓ５のＬＯＷの期間で割った値で表される。したがって、信号Ｓ５がＨＩＧＨの期間を短くし、ＬＯＷの期間を長くすることにより、信号配線５の信号Ｓ５のデューティー比を変更することができる。
【００４０】
ここで信号配線５の信号Ｓ５立ち上がりの間に隣接配線６の信号Ｓ６が立ち上がると、信号配線５の信号Ｓ５が隣接配線６の信号Ｓ６の立ち上がりでのクロストークの影響を受けてしまい、信号配線５の信号Ｓ５の遅延値が変化してしまう。そのため信号配線５の信号Ｓ５が完全に立ちあがった後で隣接配線６の信号Ｓ６が立ち上がるようにインバータ２３の遷移時間を大きくすることにより、隣接配線６の信号Ｓ６の立ち上がりでのクロストークの影響をなくすことができる。
【００４１】
また、制御信号ＥＮがＬＯＷの場合は隣接配線６の信号Ｓ６はＨＩＧＨに固定されるため、信号配線５は信号配線Ｓ６のクロストークの影響を受けない。このため信号の遅延は変化せず、点線で示す波形となる。よって制御信号ＥＮを制御することにより信号配線５の信号Ｓ５のＨＩＧＨの期間を短くすることが可能である。
【００４２】
このように、図４の構成によれば、信号配線５に対し、隣接配線６、３入力ＮＡＮＤ回路２４からなる制御回路１３およびインバータ２３を付加するだけで遅延調整回路を構成できるので、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
【００４３】
なお、図４では隣接配線６の信号Ｓ６を信号配線５の信号Ｓ５の立ち上がり時に立ち下がる信号パルスとすることで信号配線５の信号Ｓ５の立ち上がり時のみ信号を大きくして信号配線５の信号Ｓ５のＨＩＧＨの期間を短くする方法について述べたが、制御回路１３を３入力ＮＡＮＤ回路から３入力ＡＮＤ回路に変更することにより、隣接配線６の信号Ｓ６を信号配線５の信号Ｓ５の立ち上がり時に立ち上がる信号パルスとすることができ、信号配線５の信号Ｓ５の立ち上がり時のみ信号の遅延を小さくして信号配線５の信号Ｓ５のＨＩＧＨの期間を長くすることができる。
【００４４】
また、図４では信号配線５の信号Ｓ５の立ち上がり時に、制御回路１３で信号パルスを出力することで立ち上がり時のみ信号の遅延を変化させて信号配線５の信号Ｓ５のＨＩＧＨの期間を変化させているが、信号配線５の信号Ｓ５の立ち下がり時に制御回路１３により信号パルスを出力することで、立ち下がり時のみ信号の遅延を変化させて信号配線５の信号Ｓ５のＬＯＷの期間を変化させることもできる。
【００４５】
また、制御回路１３を信号配線５の信号Ｓ５の立ち上がり時と立ち下がり時に信号パルスを出力する回路で構成することにより、信号配線５の信号Ｓ５の立ち上がり時と立ち下がり時とで別々に信号の遅延を大きくしたり小さくしたりすることが可能となる。
【００４６】
図５に本発明にかかる遅延調整回路装置の第３の実施の形態を示す。
この回路図において、２５、２６はバッファであり、バッファ２５は入力信号ＣＬＫを入力としており、信号配線７によりバッファ２６と接続されている。制御回路１３は、入力信号ＣＬＫと制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４を入力としており、隣接回線を構成する複数（この例では４本）の部分配線８、９、１０、１１に接続されている。部分配線８、９、１０、１１と信号配線７との間隔はすべて等しく設定されている。
【００４７】
制御回路１３は、２入力ＮＡＮＤ回路２７、２８、２９、３０で構成されており、制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４がＨＩＧＨの場合は部分配線８、９、１０、１１の信号はそれぞれ信号配線７の信号と逆相になり、制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４がＬＯＷの場合は部分配線８、９、１０、１１の信号はそれぞれＨＩＧＨに固定される。部分配線８、９、１０、１１の信号が信号配線７の信号に及ぼすクロストークの影響は、部分配線８、９、１０、１１の長さを設定変更することにより変化させることができる。
【００４８】
また、図５の回路構成によれば、部分配線８、９、１０、１１の信号が全てＨＩＧＨに固定されている状態から全て信号配線７と逆相の信号となる状態まで５段階に変化させることができるため、信号配線７の信号の遅延変化量を５段階に変化させることができる。
【００４９】
このように、図５の構成によれば、信号配線７に対し、部分配線８、９、１０、１１からなる隣接配線、２入力ＮＡＮＤ回路２７、２８、２９、３０からなる制御回路１３を付加するだけで遅延調整回路を構成できるので、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
【００５０】
なお、図５では、部分配線８、９、１０、１１の長さを互いに等しくしているが、これを１：２：４：８の割合の長さとしてこれらを組み合わせ、それぞれの部分配線８、９、１０、１１について制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４を与えることにより、信号配線７の信号の遅延変化量を１６段階に変化させることができる。
【００５１】
また、部分配線８、９、１０、１１の長さを各々異ならせる代わりに、図６に示す第４の実施の形態のように、信号配線７と部分配線１３、１４、１５、１６との間隔を各々異ならせるようにしてもよい。信号配線７と部分配線１３、１４、１５、１６との間隔が変わることで、信号配線７の信号に対し各々の部分配線１３、１４、１５、１６の信号が及ぼすクロストークの影響も変化するため、クロストークによる遅延変化量を５段階に変化させることができる。
【００５２】
信号配線７の信号に対し各々の部分配線１３、１４、１５、１６の信号が及ぼすクロストークの影響は、信号配線７と各々の部分配線１３、１４、１５、１６との間隔が小さいほど大きくなり、信号配線７と各々の部分配線１３、１４、１５、１６との間隔が大きいほど小さくなるため、信号配線７との間隔がより大きい部分配線の信号を制御することにより信号配線７の信号に対するクロストークの影響を高精度に制御することが可能となる。
【００５３】
また、プロセスバラツキ等により配線長や配線間隔が変わる場合でも、信号配線と隣接配線との間隔を広くとることにより、非常に小さなクロストークでも高精度で与えることが可能となるので、信号配線の信号の遅延変化量を非常に小さな時間単位で精度よく変更することができる。
【００５４】
以上の実施の形態によれば、クロック間やクロック-データ間の信号のスキューを削減することができ、そのことにより半導体集積回路の動作周波数を向上することができ、回路動作も安定させることができる。
また、遅延調整回路装置の制御回路をＮＡＮＤ回路等の単純な回路で構成でき、遅延調整回路装置を隣接配線と制御回路のみの追加で実現できるため、遅延調整回路を設けたことによる回路面積への影響を小さくすることができる。
【００５５】
【発明の効果】
以上説明したように本発明によれば、信号配線に隣接させて隣接配線を設け、当該隣接配線の信号を制御するように構成したことにより、回路規模を増大させずに、信号配線の信号の遅延時間を数ピコ秒単位で変えることができる。
また、信号配線の信号の立ち上がりと立ち下がりで隣接配線の信号を変化させることにより、信号配線の信号のＨＩＧＨの期間とＬＯＷの期間を数ピコ秒単位で変えることができるので、信号配線の信号のデューティー比を高精度で変更することができる。
また、隣接配線を複数の部分配線で構成し、部分配線毎に入力する信号を制御することにより、信号配線の信号の遅延時間を数ピコ秒単位でプログラマブルに調整することができる。
【図面の簡単な説明】
【図１】本発明にかかる遅延調整回路装置および遅延調整方法の原理説明図である。
【図２】本発明にかかる遅延調整回路装置における信号配線と隣接配線とのクロストーク効果の説明図であり、図（ａ）は回路図、図２（ｂ）は信号遷移図である。
【図３】本発明にかかる遅延調整回路装置の第１の実施の形態を示す図であり、図３（ａ）は回路図、図３（ｂ）は信号遷移図である。
【図４】本発明にかかる遅延調整回路装置の第２の実施の形態を示す図であり、図４（ａ）は回路図、図４（ｂ）は信号遷移図である。
【図５】本発明にかかる遅延調整回路装置の第３の実施の形態を示す回路図である。
【図６】本発明にかかる遅延調整回路装置の第４の実施の形態を示す回路図である。
【符号の説明】
１：信号配線
２：隣接配線
３：信号配線
４：隣接配線
５：信号配線
６：隣接配線
７：信号配線
８、９、１０、１１：部分配線
１３：制御回路
１４、１５、１６、１７：バッファ
１８、１９：バッファ
２１、２２：バッファ
２５、２６：バッファ
１００：遅延調整回路装置
１１０：信号配線
１２０：隣接配線
１３０：制御回路
【発明の属する技術分野】
本発明は、遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の高速化に伴い、クロック間あるいはクロック-データ間の信号のスキューが問題となっている。クロック間あるいはクロック-データ間に信号のスキューが存在すると動作周波数の低減やデータの受け渡しのミス等による回路の誤動作の原因となるため、信号のスキューを削減することが必要である。
【０００３】
信号のスキューを削減する一つの方法として、信号配線に遅延調整回路を設けてプログラマブルに遅延時間を変更する方法が提案されている（ＵＳ ６１９２０９２）。この技術ではトランジスタサイズを変えた駆動回路を複数設け、その中のどれが信号配線を駆動するかを選択することにより信号配線を駆動するトランジスタサイズを選択できるようになっており、それにより信号配線の遅延値を数十ピコ秒単位で調整することができる。
【０００４】
【発明が解決しようとする課題】
上述のように、クロック間あるいはクロック-データ間の信号にスキューが存在すると、動作周波数の低減やデータの受け渡しのミス等による回路の誤動作の原因となるため、信号のスキューを削減するため信号配線に遅延調整回路を設けてプログラマブルに遅延時間を変更する必要がある。半導体集積回路の高速化に伴い、今後数ピコ秒単位での信号のスキューが問題になると考えられる。
【０００５】
しかし、従来の遅延調整回路の構成では数百〜数十ピコ秒単位で遅延時間を変更することはできるが、、数ピコ秒単位という非常に小さな時間単位で遅延時間を調整することは非常に困難であり、実現しようとすると非常に多くのトランジスタサイズを変えた駆動回路を設ける必要があり、回路規模が非常に大きくなってしまう。
【０００６】
本発明は、このような従来の技術の問題点を解消するべく創案されたものであり、その目的は、回路規模の増大を招くことなく、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置および遅延調整方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために、本発明の遅延調整回路装置は、信号配線と、前記信号配線に隣接させて形成された隣接配線と、前記信号配線の信号の立ち上がり期間中に立ち下がり、前記信号の立ち下がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とを備えたことを特徴とする。
また、本発明の遅延調整回路装置は、信号配線と、前記信号配線に隣接させて形成された隣接配線と、前記信号配線の信号の立ち下がり期間中に立ち上がり、前記信号の立ち上がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とを備えたことを特徴とする。
このように、信号配線に隣接させて隣接配線を設け、当該隣接配線の信号を制御することにより、隣接配線とのクロストークを利用して信号配線の信号の遅延時間を数ピコ秒単位で変えることができる。よって、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
また、前記信号配線の信号の立ち上がり時のみ、あるいは前記信号配線の信号の立ち下がり時のみに、前記信号配線の信号と逆相の信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を短くすることができ、前記信号配線の信号と同相の信号を前記隣接配線に入力することで前記信号配線の信号のＨＩＧＨの期間を長くすることができる。
【０００８】
本発明の遅延調整回路装置において、前記制御回路は、前記信号配線の信号と逆相の信号を出力してもよい。前記隣接配線に前記信号配線と逆相の信号を入力することで、信号配線の信号の遅延を大きくすることができる。
【０００９】
また、本発明の遅延調整回路装置において、前記制御回路は、前記信号配線の信号と同相の信号を出力してもよい。前記隣接配線に前記信号配線と同相の信号を入力することで、前記信号配線の信号の遅延を小さくすることができる。
【００１０】
また、本発明の遅延調整回路装置において、前記制御回路は、前記信号配線の信号と同相および逆相の信号を出力してもよい。前記隣接配線に前記信号配線と同相の信号を入力したり逆相の信号を入力したりすることで、前記信号配線の信号の遅延を小さくしたり大きくしたりすることができる。
【００１５】
また、本発明の遅延調整回路装置において、前記隣接配線は、複数の部分配線からなり、前記制御回路は、前記隣接配線の部分配線毎に前記信号配線の信号に対応して変化する信号または固定した信号（たとえば電圧が０Ｖの信号）を入力するようにしてもよい。前記隣接配線を複数の部分配線で構成することにより、前記信号配線と隣接配線との間隔を部分配線毎に設定変更することができ、段階的に配線間隔を広げることにより、前記信号配線の信号に対するクロストークの影響を高精度で制御することが可能となる。そのため前記信号配線の信号の遅延変化量を非常に小さな時間単位で精度よく変更することができる。そして、部分配線毎に入力信号を変化させたり固定したりすることで、前記信号配線の信号の遅延をプログラマブルに変更することができる。
【００１６】
また、本発明の遅延調整回路装置において、前記隣接配線は、前記信号配線との配線間隔が互いに等しい部分配線を複数備えてもよい。前記部分配線の長さを設定変更することにより、部分配線の信号が信号配線の信号に及ぼすクロストークの影響を変化させることができる。
【００１７】
また、本発明の遅延調整回路装置において、前記隣接配線は、前記信号配線との配線間隔が各々異なる部分配線を複数備えてもよい。信号配線と各々の部分配線との間隔を異ならせることで、信号配線の信号に対し各々の部分配線の信号が及ぼすクロストークの影響が変化するため、クロストークによる遅延変化量を段階的に変化させることができる。
【００１８】
上記の課題を解決するために、本発明の遅延調整方法は、信号配線に隣接させて隣接配線を設け、前記隣接配線に、立ち上がり期間中に立ち下がり、前記信号の立ち下がり期間中に変化しない信号を入力するようにした。このように、信号配線に隣接させて隣接配線を設け、当該隣接配線の信号を制御することにより、隣接配線とのクロストークを利用して信号配線の信号の遅延時間を数ピコ秒単位で変えることができる。よって、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整方法を実現できる。
また、前記信号配線の信号の立ち上がり開始時に前記信号配線と逆相の信号に対応して変化する信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を短くすることができ、前記信号配線の信号と同相の信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を長くすることができる。
また、本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号の立ち下がり期間中に立ち上がり、前記信号の立ち上がり期間中に変化しない信号を入力するようにしてもよい。すなわち、前記信号配線の信号の立ち下がり時のみに前記信号配線の信号と逆相の信号を前記隣接配線に入力することで、前記信号配線の信号のＨＩＧＨの期間を長くすることができ、前記信号配線の信号と同相の信号を前記隣接配線に入力することで前記信号配線の信号のＨＩＧＨの期間を短くすることができる。
【００１９】
本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号と逆相の信号を入力するようにしてもよい。前記隣接配線に前記信号配線と逆相の信号を入力することで、信号配線の信号の遅延を大きくすることができる。
【００２０】
また、本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号と同相の信号を入力するようにしてもよい。前記隣接配線に前記信号配線と同相の信号を入力することで、前記信号配線の信号の遅延を小さくすることができる。
【００２１】
また、本発明の遅延調整方法において、前記隣接配線に、前記信号配線の信号と同相および逆相の信号を入力するようにしてもよい、前記隣接配線に前記信号配線と同相の信号を入力したり逆相の信号を入力したりすることで、前記信号配線の信号の遅延を小さくしたり大きくしたりすることができる。
【００２６】
また、本発明の遅延調整方法において、前記隣接配線を、複数の部分配線で構成し、前記隣接配線の部分配線毎に前記信号配線の信号に連動した信号または固定した信号（たとえば電圧が０Ｖの信号）を入力するようにしてもよい。前記隣接配線を複数の部分配線で構成することにより、前記信号配線と隣接配線との間隔を部分配線毎に設定変更することができ、段階的に配線間隔を広げることにより、前記信号配線の信号に対するクロストークの影響を高精度で制御することが可能となる。そのため前記信号配線の信号の遅延変化量を非常に小さな時間単位で精度よく変更することができる。そして、部分配線毎に入力信号を変化させたり固定したりすることで、前記信号配線の信号の遅延をプログラマブルに変更することができる。
【００２７】
また、本発明の遅延調整方法において、前記隣接配線を、前記信号配線との配線間隔が等しい複数の部分配線で構成してもよい。前記部分配線の長さを設定変更することにより、部分配線の信号が信号配線の信号に及ぼすクロストークの影響を変化させることができる。
【００２８】
また、本発明の半導体集積回路装置は、信号配線を含む半導体集積回路と、前記信号配線の少なくとも一部の信号配線に隣接して形成された隣接配線と、前記信号配線の信号に対応して変化する信号を出力するように、前記隣接配線の信号を制御する制御回路とで構成された遅延調整回路を具備してなることを特徴とする。
遅延調整回路は通常、同一基板上に形成され、当該信号配線と同一配線層上か、層間絶縁膜を介してその上層または下層に形成される。
また前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＮＡＮＤ回路を備えることを特徴とする。
また前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＡＮＤ回路を備えることを特徴とする。
【００２９】
また、本発明の半導体集積回路装置は、信号配線を含む半導体集積回路と、前記信号配線の少なくとも一部の信号配線に隣接して形成された隣接配線と、前記信号配線の信号に対応して変化する信号を出力するように、前記隣接配線の信号を制御する制御回路とで構成された遅延調整回路を具備してなることを特徴とする。
遅延調整回路は通常、同一基板上に形成され、当該信号配線と同一配線層上か、層間絶縁膜を介してその上層または下層に形成される。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づき説明する。
図１は本発明にかかる遅延調整回路装置および遅延調整方法の原理説明図である。図示するように、本発明の遅延調整回路装置１００は、他の配線および素子を備えた半導体集積回路チップＣ内に、信号配線１１０と、信号配線１１０に隣接する隣接配線１２０と、隣接配線１２０の信号を制御する制御回路１３０とを備えて構成される。信号配線１１０と隣接配線１２０との間には寄生容量Ｃが存在し、隣接配線１２０の信号が変化することによるクロストーク効果によって信号配線１１０の信号の遅延値が変化することになる。
隣接配線１２０は、信号配線１１０と同一の導体層上、または信号配線１１０と層間絶縁体膜を介して上層または下層に形成された配線パターンからなり、この配線パターンは、信号配線１１０の信号調整用に設けられた専用の領域に形成される。
そしてこの遅延調整回路装置を、半導体集積回路の当該信号配線の近傍に搭載して、半導体集積回路装置が形成される。
【００３１】
図２は本発明にかかる遅延調整回路装置における信号配線と隣接配線とのクロストーク効果の説明図である。
図２（ａ）の回路図において、１４、１５、１６、１７はバッファである。バッファ１４は信号配線１によりバッファ１５と接続され、バッファ１６は隣接配線２によりバッファ１７と接続されている。信号配線１と隣接配線２は互いに並列に配線されており、２つの配線１、２間には寄生容量Ｃが存在している。
【００３２】
図２（ｂ）は信号遷移図であり、信号配線１の信号Ｓ１の変化時に隣接配線２の信号Ｓ２が変化しない場合、信号配線１の信号Ｓ１は点線で示す波形となる。信号配線１の信号Ｓ１の立ち上がり時に隣接配線２の信号Ｓ２も立ち上がると、クロストーク効果により信号配線１の信号Ｓ１の遅延は小さくなる。また信号配線１の信号Ｓ１の立ち上がり時に隣接配線２の信号Ｓ２が立ち下がるとクロストーク効果により信号配線１の信号Ｓ１の遅延は大きくなる。
【００３３】
図３に本発明にかかる遅延調整回路装置の第１の実施の形態を示す。
図３（ａ）の回路図において、１３は制御回路、１８、１９はバッファである。バッファ１８は入力信号ＣＬＫを入力としており、信号配線３によりバッファ１９と接続されている。制御回路１３は、入力信号ＣＬＫと制御信号ＥＮを入力としており、隣接配線４に接続されている。制御回路１３は、２入力ＮＡＮＤ回路２０で構成されており、制御信号ＥＮがＨＩＧＨの場合は隣接配線４の信号Ｓ４は信号配線３の信号Ｓ３と逆相となる。
【００３４】
図３（ｂ）は信号遷移図であり、制御信号ＥＮがＨＩＧＨの場合は隣接配線４の信号Ｓ４は信号配線３の信号Ｓ３と逆相となり、信号配線３の信号Ｓ３は隣接配線４の信号Ｓ４とのクロストーク効果により信号の遅延が大きくなり、実線で示す信号波形となる。また、制御信号ＥＮがＬＯＷの場合は、隣接配線４の信号Ｓ４はＨＩＧＨに固定されるため信号配線３の信号Ｓ３の遅延は変化せず点線で示す波形となる。よって制御信号ＥＮを制御することにより信号配線３の信号Ｓ３の遅延を大きくすることが可能となる。
【００３５】
図３の構成によれば、信号配線３に対し、隣接配線４と２入力ＮＡＮＤ回路２０からなる制御回路１３を付加するだけで遅延調整回路を構成できるので、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
【００３６】
なお、上記の例では、隣接配線４の信号Ｓ４を信号配線３の信号Ｓ３と逆相にすることで信号配線Ｓ３の信号Ｓ３の遅延を大きくする方法について説明したが、制御回路１３を２入力ＮＡＮＤ回路から２入力ＡＮＤ回路に変更することにより、隣接配線４の信号Ｓ４を信号配線３の信号Ｓ３と同相にすることができ、信号配線３の信号Ｓ３の遅延を小さくすることができる。
【００３７】
また、制御回路１３を信号配線３の信号Ｓ３と同相の信号と逆相の信号を出力する回路で構成することより、信号配線３の信号Ｓ３の遅延を大きくしたり小さくしたりすることが可能となる。
【００３８】
図４に、本発明にかかる遅延調整回路装置の第２の実施の形態を示す。
図４（ａ）の回路図において、２１、２２はバッファであり、バッファ２１は入力信号ＣＬＫを入力とし信号配線５によりバッファ２２と接続されている。
制御回路１３は、入力信号ＣＬＫと入力信号ＣＬＫをインバータ２３で反転した反転信号ＣＬＫ＿Ｂと制御信号ＥＮを入力としており、隣接配線６に接続されている。この制御回路１３は、３入力ＮＡＮＤ回路２４で構成されており、制御信号ＥＮがＨＩＧＨの場合、隣接配線６の信号Ｓ６は入力信号ＣＬＫの立ち上がり時に立ち下がり、反転信号ＣＬＫ＿Ｂの立ち下がり時に立ち上がる信号パルスとなる。
【００３９】
図４（ｂ）は信号遷移図であり、制御信号ＥＮがＨＩＧＨの場合、信号配線５の信号Ｓ５の立ち上がり時に隣接配線６の信号Ｓ６が立ち下がるためクロストーク効果により信号配線５の信号Ｓ５の遅延が大きくなり、信号配線５の信号Ｓ５の立ち下がりでは隣接配線６の信号Ｓ６は変化しないため、信号配線５の信号Ｓ５の遅延は変化せず実線で示す波形となる。そのため信号配線５の信号Ｓ５立ち上がり時のみ信号の遅延が大きくなり、信号配線５の信号Ｓ５のＨＩＧＨの期間を短くすることができる。信号配線５の信号Ｓ５のデューティー比は、信号Ｓ５のＨＩＧＨの期間を信号Ｓ５のＬＯＷの期間で割った値で表される。したがって、信号Ｓ５がＨＩＧＨの期間を短くし、ＬＯＷの期間を長くすることにより、信号配線５の信号Ｓ５のデューティー比を変更することができる。
【００４０】
ここで信号配線５の信号Ｓ５立ち上がりの間に隣接配線６の信号Ｓ６が立ち上がると、信号配線５の信号Ｓ５が隣接配線６の信号Ｓ６の立ち上がりでのクロストークの影響を受けてしまい、信号配線５の信号Ｓ５の遅延値が変化してしまう。そのため信号配線５の信号Ｓ５が完全に立ちあがった後で隣接配線６の信号Ｓ６が立ち上がるようにインバータ２３の遷移時間を大きくすることにより、隣接配線６の信号Ｓ６の立ち上がりでのクロストークの影響をなくすことができる。
【００４１】
また、制御信号ＥＮがＬＯＷの場合は隣接配線６の信号Ｓ６はＨＩＧＨに固定されるため、信号配線５は信号配線Ｓ６のクロストークの影響を受けない。このため信号の遅延は変化せず、点線で示す波形となる。よって制御信号ＥＮを制御することにより信号配線５の信号Ｓ５のＨＩＧＨの期間を短くすることが可能である。
【００４２】
このように、図４の構成によれば、信号配線５に対し、隣接配線６、３入力ＮＡＮＤ回路２４からなる制御回路１３およびインバータ２３を付加するだけで遅延調整回路を構成できるので、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
【００４３】
なお、図４では隣接配線６の信号Ｓ６を信号配線５の信号Ｓ５の立ち上がり時に立ち下がる信号パルスとすることで信号配線５の信号Ｓ５の立ち上がり時のみ信号を大きくして信号配線５の信号Ｓ５のＨＩＧＨの期間を短くする方法について述べたが、制御回路１３を３入力ＮＡＮＤ回路から３入力ＡＮＤ回路に変更することにより、隣接配線６の信号Ｓ６を信号配線５の信号Ｓ５の立ち上がり時に立ち上がる信号パルスとすることができ、信号配線５の信号Ｓ５の立ち上がり時のみ信号の遅延を小さくして信号配線５の信号Ｓ５のＨＩＧＨの期間を長くすることができる。
【００４４】
また、図４では信号配線５の信号Ｓ５の立ち上がり時に、制御回路１３で信号パルスを出力することで立ち上がり時のみ信号の遅延を変化させて信号配線５の信号Ｓ５のＨＩＧＨの期間を変化させているが、信号配線５の信号Ｓ５の立ち下がり時に制御回路１３により信号パルスを出力することで、立ち下がり時のみ信号の遅延を変化させて信号配線５の信号Ｓ５のＬＯＷの期間を変化させることもできる。
【００４５】
また、制御回路１３を信号配線５の信号Ｓ５の立ち上がり時と立ち下がり時に信号パルスを出力する回路で構成することにより、信号配線５の信号Ｓ５の立ち上がり時と立ち下がり時とで別々に信号の遅延を大きくしたり小さくしたりすることが可能となる。
【００４６】
図５に本発明にかかる遅延調整回路装置の第３の実施の形態を示す。
この回路図において、２５、２６はバッファであり、バッファ２５は入力信号ＣＬＫを入力としており、信号配線７によりバッファ２６と接続されている。制御回路１３は、入力信号ＣＬＫと制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４を入力としており、隣接回線を構成する複数（この例では４本）の部分配線８、９、１０、１１に接続されている。部分配線８、９、１０、１１と信号配線７との間隔はすべて等しく設定されている。
【００４７】
制御回路１３は、２入力ＮＡＮＤ回路２７、２８、２９、３０で構成されており、制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４がＨＩＧＨの場合は部分配線８、９、１０、１１の信号はそれぞれ信号配線７の信号と逆相になり、制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４がＬＯＷの場合は部分配線８、９、１０、１１の信号はそれぞれＨＩＧＨに固定される。部分配線８、９、１０、１１の信号が信号配線７の信号に及ぼすクロストークの影響は、部分配線８、９、１０、１１の長さを設定変更することにより変化させることができる。
【００４８】
また、図５の回路構成によれば、部分配線８、９、１０、１１の信号が全てＨＩＧＨに固定されている状態から全て信号配線７と逆相の信号となる状態まで５段階に変化させることができるため、信号配線７の信号の遅延変化量を５段階に変化させることができる。
【００４９】
このように、図５の構成によれば、信号配線７に対し、部分配線８、９、１０、１１からなる隣接配線、２入力ＮＡＮＤ回路２７、２８、２９、３０からなる制御回路１３を付加するだけで遅延調整回路を構成できるので、回路規模を増大させずに、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置を実現できる。
【００５０】
なお、図５では、部分配線８、９、１０、１１の長さを互いに等しくしているが、これを１：２：４：８の割合の長さとしてこれらを組み合わせ、それぞれの部分配線８、９、１０、１１について制御信号ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４を与えることにより、信号配線７の信号の遅延変化量を１６段階に変化させることができる。
【００５１】
また、部分配線８、９、１０、１１の長さを各々異ならせる代わりに、図６に示す第４の実施の形態のように、信号配線７と部分配線１３、１４、１５、１６との間隔を各々異ならせるようにしてもよい。信号配線７と部分配線１３、１４、１５、１６との間隔が変わることで、信号配線７の信号に対し各々の部分配線１３、１４、１５、１６の信号が及ぼすクロストークの影響も変化するため、クロストークによる遅延変化量を５段階に変化させることができる。
【００５２】
信号配線７の信号に対し各々の部分配線１３、１４、１５、１６の信号が及ぼすクロストークの影響は、信号配線７と各々の部分配線１３、１４、１５、１６との間隔が小さいほど大きくなり、信号配線７と各々の部分配線１３、１４、１５、１６との間隔が大きいほど小さくなるため、信号配線７との間隔がより大きい部分配線の信号を制御することにより信号配線７の信号に対するクロストークの影響を高精度に制御することが可能となる。
【００５３】
また、プロセスバラツキ等により配線長や配線間隔が変わる場合でも、信号配線と隣接配線との間隔を広くとることにより、非常に小さなクロストークでも高精度で与えることが可能となるので、信号配線の信号の遅延変化量を非常に小さな時間単位で精度よく変更することができる。
【００５４】
以上の実施の形態によれば、クロック間やクロック-データ間の信号のスキューを削減することができ、そのことにより半導体集積回路の動作周波数を向上することができ、回路動作も安定させることができる。
また、遅延調整回路装置の制御回路をＮＡＮＤ回路等の単純な回路で構成でき、遅延調整回路装置を隣接配線と制御回路のみの追加で実現できるため、遅延調整回路を設けたことによる回路面積への影響を小さくすることができる。
【００５５】
【発明の効果】
以上説明したように本発明によれば、信号配線に隣接させて隣接配線を設け、当該隣接配線の信号を制御するように構成したことにより、回路規模を増大させずに、信号配線の信号の遅延時間を数ピコ秒単位で変えることができる。
また、信号配線の信号の立ち上がりと立ち下がりで隣接配線の信号を変化させることにより、信号配線の信号のＨＩＧＨの期間とＬＯＷの期間を数ピコ秒単位で変えることができるので、信号配線の信号のデューティー比を高精度で変更することができる。
また、隣接配線を複数の部分配線で構成し、部分配線毎に入力する信号を制御することにより、信号配線の信号の遅延時間を数ピコ秒単位でプログラマブルに調整することができる。
【図面の簡単な説明】
【図１】本発明にかかる遅延調整回路装置および遅延調整方法の原理説明図である。
【図２】本発明にかかる遅延調整回路装置における信号配線と隣接配線とのクロストーク効果の説明図であり、図（ａ）は回路図、図２（ｂ）は信号遷移図である。
【図３】本発明にかかる遅延調整回路装置の第１の実施の形態を示す図であり、図３（ａ）は回路図、図３（ｂ）は信号遷移図である。
【図４】本発明にかかる遅延調整回路装置の第２の実施の形態を示す図であり、図４（ａ）は回路図、図４（ｂ）は信号遷移図である。
【図５】本発明にかかる遅延調整回路装置の第３の実施の形態を示す回路図である。
【図６】本発明にかかる遅延調整回路装置の第４の実施の形態を示す回路図である。
【符号の説明】
１：信号配線
２：隣接配線
３：信号配線
４：隣接配線
５：信号配線
６：隣接配線
７：信号配線
８、９、１０、１１：部分配線
１３：制御回路
１４、１５、１６、１７：バッファ
１８、１９：バッファ
２１、２２：バッファ
２５、２６：バッファ
１００：遅延調整回路装置
１１０：信号配線
１２０：隣接配線
１３０：制御回路
Claims (16)
- 半導体集積回路の遅延調整回路装置であって、
信号配線と、
前記信号配線に隣接させて形成された隣接配線と、
前記信号配線の信号の立ち上がり期間中に立ち下がり、前記信号の立ち下がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とを備えたことを特徴とする遅延調整回路装置。 - 半導体集積回路の遅延調整回路装置であって、
信号配線と、
前記信号配線に隣接させて形成された隣接配線と、
前記信号配線の信号の立ち下がり期間中に立ち上がり、前記信号の立ち上がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とを備えたことを特徴とする遅延調整回路装置 - 請求項１または２に記載の遅延調整回路装置において、
前記隣接配線は、複数の部分配線からなり、
前記制御回路は、前記隣接配線の部分配線毎に前記信号配線の信号に対応して変化する信号または固定した信号を出力することを特徴とする遅延調整回路装置。 - 請求項３に記載の遅延調整回路装置において、
前記隣接配線は、前記信号配線との配線間隔が等しい部分配線を複数備えていることを特徴とする遅延調整回路装置。 - 請求項３に記載の遅延調整回路装置において、
前記隣接配線は、前記信号配線との配線間隔が異なる部分配線を複数備えていることを特徴とする遅延調整回路装置。 - 半導体集積回路の遅延調整方法であって、
信号配線に隣接させて隣接配線を設け、
前記隣接配線に、前記信号配線の立ち上がり期間中に立ち下がり、前記信号の立ち下がり期間中に変化しない信号を入力するようにしたことを特徴とする遅延調整方法。 - 半導体集積回路の遅延調整方法であって、
信号配線に隣接させて隣接配線を設け、
前記隣接配線に、前記信号配線の立ち下がり期間中に立ち上がり、前記信号の立ち上がり期間中に変化しない信号を入力するようにしたことを特徴とする遅延調整方法。 - 請求項６または７に記載の遅延調整方法において、
前記隣接配線を、複数の部分配線で構成し、
前記隣接配線の部分配線毎に前記信号配線の信号に対応して変化する信号または固定した信号を入力するようにしたことを特徴とする遅延調整方法。 - 請求項８に記載の遅延調整方法において、
前記隣接配線を、前記信号配線との配線間隔が等しい複数の部分配線で構成したことを特徴とする遅延調整方法。 - 請求項８に記載の遅延調整方法において、
前記隣接配線を、前記信号配線との配線間隔が異なる複数の部分配線で構成したことを特徴とする遅延調整方法。 - 信号配線を含む半導体集積回路と、
前記信号配線の少なくとも一部の信号配線が、
前記信号配線に隣接して形成された隣接配線と、
前記信号配線の信号の立ち上がり期間中に立ち下がり、前記信号の立ち下がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とで構成された遅延調整回路を具備してなることを特徴とする半導体集積回路。 - 信号配線を含む半導体集積回路と、
前記信号配線の少なくとも一部の信号配線が、
前記信号配線に隣接して形成された隣接配線と、
前記信号配線の信号の立ち下がり期間中に立ち上がり、前記信号の立ち上がり期間中に変化しない信号を出力するように、前記隣接配線の信号を制御する制御回路とで構成された遅延調整回路を具備してなることを特徴とする半導体集積回路。 - 請求項１又は２に記載の遅延調整回路であって、
前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＮＡＮＤ回路を備えることを特徴とする遅延調整回路。 - 請求項１１又は１２に記載の半導体集積回路であって、
前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＮＡＮＤ回路を備えることを特徴とする半導体集積回路。 - 請求項１又は２に記載の遅延調整回路であって、
前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＡＮＤ回路を備えることを特徴とする遅延調整回路。 - 請求項１１又は１２に記載の半導体集積回路であって、
前記制御回路が、前記信号配線の信号と前記信号配線の信号を遅延させて生成される信号とが少なくとも入力されるＡＮＤ回路を備えることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018656A JP4037116B2 (ja) | 2002-01-28 | 2002-01-28 | 遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法 |
| US10/339,322 US7202725B2 (en) | 2002-01-28 | 2003-01-10 | Delay control circuit device, and a semiconductor integrated circuit device and a delay control method using said delay control circuit device |
| CNB031035191A CN1236580C (zh) | 2002-01-28 | 2003-01-28 | 延迟控制电路器件，延迟控制方法和半导体集成电路器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018656A JP4037116B2 (ja) | 2002-01-28 | 2002-01-28 | 遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003224188A JP2003224188A (ja) | 2003-08-08 |
| JP4037116B2 true JP4037116B2 (ja) | 2008-01-23 |
Family
ID=27606214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002018656A Expired - Fee Related JP4037116B2 (ja) | 2002-01-28 | 2002-01-28 | 遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7202725B2 (ja) |
| JP (1) | JP4037116B2 (ja) |
| CN (1) | CN1236580C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7457589B2 (en) * | 2004-11-30 | 2008-11-25 | Infineon Technologies Ag | Circuit and method for transmitting a signal |
| JP6163978B2 (ja) * | 2013-08-30 | 2017-07-19 | 富士通株式会社 | 半導体集積回路 |
| CN108108501B (zh) * | 2016-11-25 | 2021-07-02 | 成都锐成芯微科技股份有限公司 | 集成电路芯片的延时控制方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3550404B2 (ja) | 1992-09-10 | 2004-08-04 | 株式会社日立製作所 | 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置 |
| US5544203A (en) | 1993-02-17 | 1996-08-06 | Texas Instruments Incorporated | Fine resolution digital delay line with coarse and fine adjustment stages |
| JP3178932B2 (ja) * | 1993-03-02 | 2001-06-25 | 富士通株式会社 | 半導体集積回路装置 |
| JPH07235952A (ja) * | 1993-12-28 | 1995-09-05 | Oki Electric Ind Co Ltd | 信号伝送回路およびその回路を用いた信号伝送装置 |
| JPH07249685A (ja) | 1994-03-10 | 1995-09-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH10112504A (ja) | 1996-10-04 | 1998-04-28 | Hitachi Ltd | 配線ディレイ調整回路、半導体集積回路、及び配線ディレイ調整方法 |
| US5959480A (en) * | 1997-03-05 | 1999-09-28 | Lucent Technologies Inc. | Digital signal transition edge alignment using interacting inverter chains |
| US6037249A (en) * | 1997-12-31 | 2000-03-14 | Intel Corporation | Method for forming air gaps for advanced interconnect systems |
| JP3157765B2 (ja) * | 1998-01-26 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US6192092B1 (en) | 1998-06-15 | 2001-02-20 | Intel Corp. | Method and apparatus for clock skew compensation |
| JP4560846B2 (ja) * | 1998-07-23 | 2010-10-13 | 日本テキサス・インスツルメンツ株式会社 | クロストーク防止回路 |
| US6191632B1 (en) | 1998-07-24 | 2001-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock generation circuit and semiconductor integrated circuit |
| US6204695B1 (en) * | 1999-06-18 | 2001-03-20 | Xilinx, Inc. | Clock-gating circuit for reducing power consumption |
| US6300573B1 (en) * | 1999-07-12 | 2001-10-09 | The Furukawa Electric Co., Ltd. | Communication cable |
| JP3476403B2 (ja) * | 1999-11-24 | 2003-12-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路、その遅延調整方法及びそのレイアウト方法 |
| US6388489B1 (en) * | 1999-11-26 | 2002-05-14 | Hewlett-Packard Company | Large input function replaying dynamic entry latch with static and monotonic dual rail outputs |
| JP2002015569A (ja) | 2000-06-27 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002043515A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | シールド回路および集積回路 |
| US6509778B2 (en) * | 2001-03-15 | 2003-01-21 | International Business Machines Corporation | BIST circuit for variable impedance system |
-
2002
- 2002-01-28 JP JP2002018656A patent/JP4037116B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-10 US US10/339,322 patent/US7202725B2/en not_active Expired - Fee Related
- 2003-01-28 CN CNB031035191A patent/CN1236580C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030141915A1 (en) | 2003-07-31 |
| US7202725B2 (en) | 2007-04-10 |
| CN1435966A (zh) | 2003-08-13 |
| JP2003224188A (ja) | 2003-08-08 |
| CN1236580C (zh) | 2006-01-11 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071031 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071114 |
|
| RD04 | Notification of resignation of power of attorney |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
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|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |