JPH10320075A

JPH10320075A - 複数種類のスキューを低減する回路及び半導体装置

Info

Publication number: JPH10320075A
Application number: JP9129761A
Authority: JP
Inventors: Yoshinori Okajima; 義憲岡島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-05-20
Filing date: 1997-05-20
Publication date: 1998-12-04
Anticipated expiration: 2017-05-20
Also published as: JP3789598B2

Abstract

(57)【要約】【課題】本発明は、立ち上がり／立ち下がりスキューを
低減することによって、各信号に共通なスキューの影響
を受けずに信号間スキューを低減することが可能な回路
を提供することを目的とする。【解決手段】スキュー低減回路は、クロック信号を含む
複数の信号を受け取り複数の信号の各々に於て立ち上が
りエッジ及び立ち下がりエッジ間の相対的なタイミング
のずれを低減する第１のスキュー低減回路と、第１のス
キュー低減回路から出力される複数の信号間で信号間の
エッジのタイミングのずれを低減する第２のスキュー低
減回路を含む

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体装置に
関し、詳しくは半導体装置の入出力インターフェースに
関する。

【０００２】

【従来の技術】半導体装置に於ては、高い周波数の信号
を用いてデータを入出力することで、高速な動作を実現
することが望まれる。しかしながら、より高速な動作を
目指してデータ入出力信号の周波数をより高くしようす
ると、信号周波数を律速する要因が顕在化してくるため
に、これらの要因を排除していく必要がある。

【０００３】

【発明が解決しようとする課題】データ入出力信号の周
波数を律速する大きな要因として、信号のスキュー即ち
信号のタイミングのずれが挙げられる。例えば同期用の
入力クロック信号にスキューが存在すると、クロック信
号のタイミングを用いて他の信号を取り込む際に、タイ
ミングのずれにより誤った信号の取り込みが行われる可
能性がある。また入力データ信号の各ビット間でスキュ
ーが存在すると、タイミングのずれにより誤ったデータ
として取り込まれる可能性がある。

【０００４】これらの可能性は信号周波数が高くなるほ
ど大きくなるので、信号にスキューが存在する場合に
は、データ入出力信号の周波数を高くして動作速度を上
げることが困難になる。スキューには幾つかの種類があ
り、代表的なものとしては、信号配線の経路の違いによ
り生じる信号間のタイミングのずれが挙げられる。即ち
各信号線の長さが異なると、あるチップから別のチップ
に複数の信号を伝送した場合に、受信側のチップに到達
するタイミングは各信号間でずれることになる。また仮
に信号線の長さが同一であっても経路が異なれば、配線
容量や配線インダクタンス等の負荷条件が異なることに
なり、信号伝達の速度が異なってしまう。従って受信側
で受信した信号はスキューを含むことになる。

【０００５】図１９は、信号間のスキューを低減するた
めの従来の回路を示す。スキュー低減回路５００は、デ
ィレイライン５０１と、遅延制御レジスタ５０２と、比
較器５０３を含む。ディレイライン５０１は、ディジタ
ル遅延素子の列を含み、遅延制御レジスタ５０２からの
制御信号に基づいて動作する遅延素子数を変えることに
よって、入力信号を適当な遅延量だけ遅延させる。比較
器５０３は、ディレイライン５０１からの遅延入力信号
とクロック信号ＣＬＫとを受け取り、両者の位相を比較
する。位相比較結果は、遅延制御レジスタ５０２に供給
される。遅延制御レジスタ５０２は、遅延入力信号とク
ロック信号ＣＬＫとの位相差がゼロになるように、ディ
レイライン５０１の遅延量を制御する。このように位相
差がゼロになるように遅延制御レジスタ５０２を調整し
ておけば、ディレイライン５０１から出力される遅延信
号は、クロック信号ＣＬＫと位相が合った信号となり、
クロック信号ＣＬＫと入力信号との間のスキューが殆ど
取り除かれたことになる。スキュー低減回路５００を各
信号入力に対して設ければ、各信号とクロック信号ＣＬ
Ｋとの間及び各信号間でスキューを低減することが出来
る。

【０００６】図１９のようなスキュー低減回路を用いれ
ば信号間のスキューは低減することが出来るが、問題に
なるのは、信号間にスキューが存在するだけではなく、
個々の信号にもスキューが存在することである。個々の
信号が含むスキューとして、信号の立ち上がりと立ち下
がりのスキューが挙げられる。これは信号の立ち上がり
のタイミング及び立ち下がりのタイミングが、所望のタ
イミングからずれることを意味する。

【０００７】図２０（Ａ）及び図２０（Ｂ）は、クロッ
ク信号に於ける立ち上がり／立ち下がりスキューを説明
する図である。図２０（Ａ）は、立ち上がり／立ち下が
りスキューが存在しない場合を示し、図２０（Ｂ）は、
立ち上がり／立ち下がりスキューが存在する場合を示
す。図２０（Ａ）及び図２０（Ｂ）に於て、受信用入力
バッファが比較に用いる参照基準電圧Ｖｒｅｆを、クロ
ック信号と共に示す。またクロック信号と参照基準電圧
Ｖｒｅｆとの比較によって、クロック信号がＨＩＧＨレ
ベルとして認識される期間をＴｈｉｇｈ、ＬＯＷレベル
として認識される期間をＴｌｏｗとして示す。

【０００８】図２０（Ｂ）は、クロック信号にスキュー
が存在し、立ち上がりの遷移時間が短時間（立ち上がり
が急峻）であり、立ち下がりの遷移時間が長時間（立ち
下がりが緩慢）な場合を示す。この場合、期間Ｔｈｉｇ
ｈ及び期間Ｔｌｏｗの各々が、図２０（Ａ）に示す期間
とはずれてしまうことになる。これは各期間の長さが正
常な長さからずれると共に、立ち上がり／立ち下がりの
タイミングが正常なタイミングからずれることを意味す
る。

【０００９】このような立ち上がり／立ち下がりスキュ
ーには、幾つかの原因がある。まず出力側の信号出力回
路に於て、回路特性の違いから立ち上がり／立ち下がり
の遷移時間が互いに異なるために、信号出力の時点で既
に立ち上がり／立ち下がりスキューが含まれる。また入
力側の入力バッファに於て、信号入力と比較する参照基
準電圧Ｖｒｅｆが何等かの要因で変動すると、期間Ｔｈ
ｉｇｈ及び期間Ｔｌｏｗが変化することになる。更に
は、入力バッファに於て回路特性の違いにより立ち上が
り／立ち下がりの遷移時間が互いに異なることも、立ち
上がり／立ち下がりスキューの原因となる。

【００１０】これらの立ち上がり／立ち下がりスキュー
の要因は、一般に、各信号に対して同一の影響をもたら
すと考えられる。これは各信号には、一般に同一設計の
出力バッファ及び入力バッファが用いられ、また参照基
準電圧Ｖｒｅｆは共通に使用されるからである。従って
立ち上がり／立ち下がりスキューは、各信号に共通のス
キューであると言える。

【００１１】立ち上がり／立ち下がりスキューはそれ自
体が問題であるが、同時に、信号間のスキュー低減に影
響を与える点に於ても問題となる。即ち、同期用のクロ
ック信号を含め各信号が立ち上がり／立ち下がりスキュ
ーを含む場合に、例えば図１９の回路を用いて信号間の
スキューを低減することを考える。このとき各信号のタ
イミングは、立ち上がり／立ち下がりスキューの不確定
さを含んでいるので、この不確定さ以上の精度で信号同
士のタイミングを合わせることは出来ない。即ち、各信
号の不確定さ以上の精度で、信号間のスキューを低減す
ることが出来ない。

【００１２】従来は、使用される信号周波数がそれ程高
くなかったこともあり、立ち上がり／立ち下がりスキュ
ーに対する対策としては、立ち上がり／立ち下がりスキ
ューが小さくなるように回路を設計する程度であった。
しかし信号周波数を高くして更に高速な動作を実現しよ
うとすると、立ち上がり／立ち下がりスキューの影響が
大きくなり、信号間のスキュー低減の効果が損なわれる
ことになる。

【００１３】従って本発明は、立ち上がり／立ち下がり
スキューを低減することによって、各信号に共通なスキ
ューの影響を受けずに信号間スキューを低減することが
可能な回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】請求項１の発明の回路
は、クロック信号を含む複数の信号を受け取り該複数の
信号の各々に於て立ち上がりエッジ及び立ち下がりエッ
ジ間の相対的なタイミングのずれを低減する第１のスキ
ュー低減回路と、該第１のスキュー低減回路から出力さ
れる複数の信号間で信号間のエッジのタイミングのずれ
を低減する第２のスキュー低減回路を含むことを特徴と
する。

【００１５】請求項２の発明に於ては、請求項１記載の
回路に於て、前記第１のスキュー低減回路は、前記複数
の信号の各々に対応して設けられ、対応する信号の立ち
上がりエッジ及び立ち下がりエッジ間の相対的なタイミ
ングを調整して調整された信号を出力する複数のエッジ
調整回路と、前記クロック信号に対応する該エッジ調整
回路から出力される調整されたクロック信号のＨＩＧＨ
である期間とＬＯＷである期間とが同一の長さになるよ
うに該クロック信号に対応する該エッジ調整回路を制御
すると共に、他のエッジ調整回路に対しても同一の制御
を適用するスキュー測定回路を含むことを特徴とする。

【００１６】請求項３の発明に於ては、請求項２記載の
回路に於て、前記スキュー測定回路は、前記調整された
クロック信号を受け取り、該調整されたクロック信号の
ＨＩＧＨである期間とＬＯＷである期間とを比較し、両
期間が同一の長さになるように前記クロック信号に対応
する前記エッジ調整回路を制御すると共に、他のエッジ
調整回路に対しても同一の制御を適用することを特徴と
する。

【００１７】請求項４の発明に於ては、請求項２記載の
回路に於て、前記スキュー測定回路は、前記クロック信
号を受け取り、該クロック信号の立ち上がりエッジ及び
立ち下がりエッジ間の相対的なタイミングのずれを測定
し、該測定の結果に基づいて前記調整されたクロック信
号のＨＩＧＨである期間とＬＯＷである期間とが同一の
長さになるように前記クロック信号に対応する前記エッ
ジ調整回路を制御すると共に、他のエッジ調整回路に対
しても同一の制御を適用することを特徴とする。

【００１８】請求項５の発明に於ては、請求項２記載の
回路に於て、前記第２のスキュー低減回路は、前記クロ
ック信号以外の前記複数の信号の各々に対応して設けら
れ、前記調整された信号を遅延させ遅延信号を出力する
複数の第１の遅延回路と、該複数の第１の遅延回路の各
々に対応して設けられ、対応する第１の遅延回路からの
該遅延信号と前記調整されたクロック信号との位相差を
測定し、該位相差が略ゼロとなるように該対応する第１
の遅延回路の遅延量を調整する信号間スキュー測定回路
を含むことを特徴とする。

【００１９】請求項６の発明に於ては、請求項５記載の
回路に於て、前記第２のスキュー低減回路は、前記調整
されたクロック信号を所定の遅延量だけ遅延させ、遅延
クロック信号を出力するクロックバッファ回路と、前記
複数の第１の遅延回路の各々に対応して設けられ、該遅
延クロック信号を同期信号として用いて、対応する第１
の遅延回路からの前記遅延信号をラッチするラッチ回路
を含むことを特徴とする。

【００２０】請求項７の発明に於ては、請求項２記載の
回路に於て、前記第１のスキュー低減回路と前記第２の
スキュー低減回路との間に設けられ、前記調整されたク
ロック信号以外の前記調整された信号のタイミング分布
と該調整されたクロック信号のタイミングとを接近させ
る第３のスキュー低減回路を更に含むことを特徴とす
る。

【００２１】請求項８の発明に於ては、請求項７記載の
回路に於て、前記第３のスキュー低減回路は、前記クロ
ック信号以外の前記複数の信号の各々に対応して設けら
れ、前記調整された信号を遅延させ遅延信号を出力する
複数の第２の遅延回路と、前記調整されたクロック信号
を遅延させ遅延クロック信号を出力する第３の遅延回路
と、該複数の第２の遅延回路の所定の一つから出力され
る遅延信号と該遅延クロック信号との位相差が略ゼロと
なるように、該所定の一つの遅延量と該第３の遅延回路
の遅延量を調整すると共に、他の第２の遅延回路に対し
ては該所定の一つの遅延量と同一の遅延量を設定するク
ロックスキュー測定回路を含むことを特徴とする。

【００２２】請求項９の発明に於ては請求項３記載の回
路に於て、前記スキュー測定回路は、前記調整されたク
ロック信号の立ち上がりエッジから立ち下がりエッジま
での期間を測定する第１の回路と、該調整されたクロッ
ク信号の立ち下がりエッジから立ち上がりエッジまでの
期間を測定する第２の回路と、該第１の回路の測定結果
と該第２の回路の測定結果とを比較する比較回路を含む
ことを特徴とする。

【００２３】請求項１０の発明に於ては、請求項９記載
の回路に於て、前記第１の回路は第１の遅延素子列を含
み、前記立ち上がりエッジから立ち下がりエッジまでの
期間に該第１の遅延素子列内で信号が通過する遅延素子
の個数によって該立ち上がりエッジから立ち下がりエッ
ジまでの期間を測定し、前記第２の回路は第２の遅延素
子列を含み、前記立ち下がりエッジから立ち上がりエッ
ジまでの期間に該第２の遅延素子列内で信号が通過する
遅延素子の個数によって該立ち下がりエッジから立ち上
がりエッジまでの期間を測定することを特徴とする。

【００２４】請求項１１の発明に於ては、請求項２記載
の回路に於て、前記エッジ調整回路は、前記対応する信
号を第１の遅延量遅延させて第１の遅延信号を生成する
第３の遅延素子列と、該対応する信号を第２の遅延量遅
延させて第２の遅延信号を生成する第４の遅延素子列
と、該第１の遅延信号と該第２の遅延信号とを重ね合わ
せることで前記調整された信号を出力する回路を含むこ
とを特徴とする。

【００２５】請求項１２の発明に於ては、請求項１記載
の回路に於て、前記複数の信号間で前記信号間のエッジ
のタイミングのずれを低減する際に、前記クロック信号
の少なくとも幾つかのエッジとエッジタイミングが一致
するキャリブレーション用の信号パターンを前記複数の
信号として受け取ることを特徴とする。請求項１３の発
明に於ては、請求項１２記載の回路に於て、前記キャリ
ブレーション用の信号パターンは複数種類の信号パター
ンを含むことを特徴とする。

【００２６】請求項１４の発明に於ては、クロック信号
を含む複数の信号を入力として動作する半導体装置は、
該複数の信号の各々に於て立ち上がりエッジ及び立ち下
がりエッジ間の相対的なタイミングのずれを低減する第
１のスキュー低減回路と、該第１のスキュー低減回路か
ら出力される複数の信号間で信号間のエッジのタイミン
グのずれを低減する第２のスキュー低減回路を含む入力
インターフェース部を含み、該入力インターフェース部
に於て該複数の信号の立ち上がり／立ち下がりスキュー
及び信号間スキューが低減されることを特徴とする。

【００２７】請求項１５の発明に於ては、請求項１４記
載の半導体装置に於て、前記第１のスキュー低減回路
は、前記複数の信号の各々に対応して設けられ、対応す
る信号の立ち上がりエッジ及び立ち下がりエッジ間の相
対的なタイミングを調整して調整された信号を出力する
複数のエッジ調整回路と、前記クロック信号に対応する
該エッジ調整回路から出力される調整されたクロック信
号のＨＩＧＨである期間とＬＯＷである期間とが同一の
長さになるように該クロック信号に対応する該エッジ調
整回路を制御すると共に、他のエッジ調整回路に対して
も同一の制御を適用するスキュー測定回路を含むことを
特徴とする。

【００２８】請求項１６の発明に於ては、請求項１５記
載の半導体装置に於て、前記第２のスキュー低減回路
は、前記クロック信号以外の前記複数の信号の各々に対
応して設けられ、前記調整された信号を遅延させ遅延信
号を出力する複数の遅延回路と、該複数の遅延回路の各
々に対応して設けられ、対応する遅延回路からの該遅延
信号と前記調整されたクロック信号との位相差を測定
し、該位相差が略ゼロとなるように該対応する遅延回路
の遅延量を調整する信号間スキュー測定回路を含むこと
を特徴とする。

【００２９】請求項１７の発明に於ては、請求項１６記
載の半導体装置に於て、前記第２のスキュー低減回路
は、前記調整されたクロック信号を所定の遅延量だけ遅
延させ遅延クロック信号を出力するクロックバッファ回
路と、前記複数の遅延回路の各々に対応して設けられ、
該遅延クロック信号を同期信号として用いて対応する遅
延回路からの前記遅延信号をラッチするラッチ回路を含
むことを特徴とする。

【００３０】請求項１８の発明に於ては、請求項１５記
載の半導体装置に於て、前記第１のスキュー低減回路と
前記第２のスキュー低減回路との間に設けられ、前記調
整されたクロック信号以外の前記調整された信号のタイ
ミング分布と該調整されたクロック信号のタイミングと
を接近させる第３のスキュー低減回路を更に含むことを
特徴とする。

【００３１】上記請求項１乃至６及び請求項９乃至１３
の発明に於ては、第１のスキュー低減回路によって各信
号の立ち上がり／立ち下がりスキューを低減し、第２の
スキュー低減回路によって信号間のスキューを低減す
る。従って、各信号に存在する共通のスキューである立
ち上がり／立ち下がりスキューに影響されることなく、
第２のスキュー低減回路によって信号間スキューを高い
精度で低減することが出来る。

【００３２】請求項７及び８の発明に於ては、孤立した
タイミングを有する可能性が高いクロック信号を他の信
号のタイミングに近付けるための第３のスキュー低減回
路が、第１のスキュー低減回路と第２のスキュー低減回
路との間に設けられる。従って、第３のスキュー低減回
路に於てクロック信号を用いて信号間スキューを低減す
る際に、既にクロック信号と各信号とは近いタイミング
にアライメントされているため、タイミングを調整する
ための遅延量の調整範囲を比較的小さく設定することが
可能であり、比較的小さな回路構成で高精度に信号間ス
キューを低減することが出来る。

【００３３】上記請求項１４乃至１７の発明に於ては、
半導体装置の入力インターフェースに於て、第１のスキ
ュー低減回路によって各信号の立ち上がり／立ち下がり
スキューを低減し、第２のスキュー低減回路によって信
号間のスキューを低減するので、各信号に存在する共通
のスキューである立ち上がり／立ち下がりスキューに影
響されることなく、信号間スキューを高い精度で低減す
ることが可能である。従って、半導体装置に於て各種ス
キューが高精度で低減された信号を用いることが可能に
なり、高周波数信号による半導体装置の高速動作を実現
できる。

【００３４】請求項１８の発明に於ては、半導体装置の
入力インターフェースに於て、孤立したタイミングを有
する可能性が高いクロック信号を他の信号のタイミング
に近付けるための第３のスキュー低減回路が、第１のス
キュー低減回路と第２のスキュー低減回路との間に設け
られる。従って、第３のスキュー低減回路に於てクロッ
ク信号を用いて信号間スキューを低減する際に、既にク
ロック信号と各信号とは近いタイミングにアライメント
されているため、タイミングを調整するための遅延量の
調整範囲を比較的小さく設定することが可能であり、比
較的小さな回路構成で高精度に信号間スキューを低減す
ることが出来る。

【００３５】

【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明によるスキュー低
減回路の第１の実施例を示す。図１のスキュー低減回路
１０は、ＲＦ（rise/fall ：立ち上がり／立ち下がり）
スキュー低減回路１１、信号間スキュー低減回路１２、
クロックバッファ回路１３を含む。本発明によるスキュ
ー低減回路は、半導体装置の入力インターフェースとし
て主に用いられる。

【００３６】ＲＦスキュー低減回路１１は、クロック信
号ＣＬＫに基づいてクロック信号ＣＬＫ及び信号Ａの立
ち上がり／立ち下がりスキューを低減し、信号Ａの立ち
上がり／立ち下がりスキューを低減した信号Ａ１と、ク
ロック信号ＣＬＫの立ち上がり／立ち下がりスキューを
低減したクロック信号ＣＬＫ１を出力する。信号間スキ
ュー低減回路１２は、クロックバッファ回路１３でクロ
ック信号ＣＬＫ１を遅延したクロック信号ＣＬＫ３を受
け取り、クロック信号ＣＬＫ３及び信号Ａ１間のスキュ
ーを低減する。クロックバッファ回路１３は、クロック
信号ＣＬＫ１に適当な遅延を加えて、通常動作時にはク
ロック信号ＣＬＫ２を出力し、キャリブレーション時に
はクロック信号ＣＬＫ３を出力する。

【００３７】図１に於て、クロック信号ＣＬＫ以外の信
号Ａは一つだけであるが、信号Ａをクロック信号ＣＬＫ
にアライメントするのと同様にして、複数の信号をクロ
ック信号ＣＬＫにアライメントすることが可能である。
即ち、複数の信号をクロック信号にアライメントするこ
とで、複数の信号間のスキューを低減することが可能で
ある。

【００３８】ＲＦスキュー低減回路１１は、ＲＦスキュ
ー測定回路２１と、複数（図では２つ）のエッジ調整回
路２２を含む。ＲＦスキュー測定回路２１は、エッジ調
整回路２２でクロック信号ＣＬＫのエッジ位置調整が行
われたクロック信号ＣＬＫ１を受け取り、クロック信号
ＣＬＫ１の立ち上がり／立ち下がりスキューを測定す
る。ＲＦスキュー測定回路２１は、測定結果に基づい
て、クロック信号ＣＬＫ１がＨＩＧＨである期間Ｔｈｉ
ｇｈ及びＬＯＷである期間Ｔｌｏｗが同一になるよう
に、エッジ調整回路２２を制御する。これによってクロ
ック信号ＣＬＫ１の立ち上がり／立ち下がりスキューを
低減する。ＲＦスキュー低減回路２１は更に、信号Ａを
受け取るエッジ調整回路２２にも同一の制御を適用す
る。これによって信号Ａの立ち上がり／立ち下がりスキ
ューが低減され、信号Ａ１として出力される。

【００３９】クロックバッファ回路１３は、第１乃至第
３の遅延回路２６乃至２８と、第１のバッファ２９と、
第２のバッファ３０と、第１乃至第３のスイッチＳＷ１
乃至ＳＷ３を含む。クロックバッファ回路１３は、立ち
上がり／立ち下がりスキューが低減されたクロック信号
ＣＬＫ１を受け取る。スキューを低減するキャリブレー
ション時には、第１のスイッチＳＷ１が導通される。ま
た通常動作時には、第２のスイッチＳＷ２或いは第３の
スイッチＳＷ３が導通される。従ってキャリブレーショ
ン時には、第１の遅延回路２６で遅延されたクロック信
号ＣＬＫ３が、信号間スキュー低減回路１２に供給され
る。また通常動作時には、第２の遅延回路２７或いは第
３の遅延回路２８で遅延されたクロック信号ＣＬＫ２
が、信号間スキュー低減回路１２に供給されると共に、
スキュー低減回路１０を入力インターフェースとする装
置内の内部回路に供給される。

【００４０】信号間スキュー低減回路１２は、信号間ス
キュー測定回路２３、遅延回路２４、及びラッチ２５を
含む。キャリブレーション時には、信号間スキュー測定
回路２３が、遅延回路２４で遅延された信号Ａ１とクロ
ック信号ＣＬＫ３との位相差を測定して、位相差がゼロ
になるように遅延回路２４の遅延量を調整する。これに
よって、信号Ａ１とクロック信号ＣＬＫ３との間でスキ
ューが低減され、信号同士がアライメントされる。

【００４１】通常動作時には、ラッチ２５が、クロック
信号ＣＬＫ２を同期信号として用いて、アライメントさ
れた信号Ａ１をラッチする。ここでクロック信号ＣＬＫ
２は、クロックバッファ回路１３によってクロック信号
ＣＬＫ３より適当な遅延量だけ遅延された信号であり、
この遅延量をラッチ２５のセットアップ時間に相当する
遅延量とすることで、ラッチ２５に於ける適切なデータ
ラッチが可能となる。ラッチ２５がラッチした信号は、
信号Ａ２として出力される。

【００４２】このように図１のラッチ低減回路１０に於
ては、ＲＦスキュー低減回路１１が、クロック信号ＣＬ
Ｋのスキュー情報を基にして、クロック信号ＣＬＫ及び
信号Ａの立ち上がり／立ち下がりスキューを低減する。
更に、信号間スキュー低減回路１２が、クロック信号Ｃ
ＬＫと信号Ａとをアライメントすることで、信号間のス
キューを低減する。従って、信号間で共通なスキューで
ある立ち上がり／立ち下がりスキューを第１段で低減し
て、その後の第２段で信号間のスキューを低減すること
によって、各信号に共通なスキューの影響を受けずに信
号間スキューを低減することが可能になる。

【００４３】図２は、図１のＲＦスキュー測定回路２１
の構成を示すブロック図である。ＲＦスキュー測定回路
２１は、比較波形生成器４１乃至４４、時間差測定回路
４５及び４６、比較器４７、及びインバータ４８を含
む。図３は、図２のＲＦスキュー測定回路２１の動作を
説明するためのタイミング図である。図２及び図３を参
照して、ＲＦスキュー測定回路２１の動作を以下に説明
する。

【００４４】比較波形生成器４１乃至４４は、同一の構
成を有する回路であり、リセット入力ＲｅｓｅｔにＨＩ
ＧＨが与えられた後、信号入力Ｉｎに与えられる信号の
最初の立ち上がりエッジで、出力をＨＩＧＨに変化させ
る。比較波形生成器４１及び４４の信号入力Ｉｎには、
クロック信号ＣＬＫ１が供給され、比較波形生成器４２
及び４３の信号入力Ｉｎには、インバータ４８で反転さ
れたクロック信号ＣＬＫ１の反転信号が供給される。

【００４５】比較波形生成器４１のリセット入力Ｒｅｓ
ｅｔには、リセット信号ＲＳＴが与えられる。従って比
較波形生成器４１の出力Ｓ１は、リセット信号ＲＳＴが
ＨＩＧＨになった後、クロック信号ＣＬＫ１の最初の立
ち上がりエッジでＨＩＧＨになる。比較波形生成器４２
のリセット入力Ｒｅｓｅｔには、比較波形生成器４１の
出力である信号Ｓ１が供給される。従って比較波形生成
器４２の出力Ｅ１は、信号Ｓ１がＨＩＧＨになった後、
反転クロック信号／ＣＬＫ１の最初の立ち上がりエッジ
でＨＩＧＨになる。比較波形生成器４３の出力Ｓ２も同
様である。

【００４６】比較波形生成器４４のリセット入力Ｒｅｓ
ｅｔには、比較波形生成器４３の出力である信号Ｓ２が
供給される。従って比較波形生成器４４の出力Ｅ２は、
信号Ｓ２がＨＩＧＨになった後、クロック信号ＣＬＫ１
の最初の立ち上がりエッジでＨＩＧＨになる。図３から
分かるように、信号Ｓ１及びＥ１の立ち上がりエッジ
は、クロック信号ＣＬＫ１がＨＩＧＨである期間Ｔｈｉ
ｇｈの開始と終了を示し、信号Ｓ２及びＥ２の立ち上が
りエッジは、クロック信号ＣＬＫ１がＬＯＷである期間
Ｔｌｏｗの開始と終了を示すことになる。

【００４７】時間差測定回路４５は、信号Ｓ１及びＥ１
の立ち上がりエッジ間の時間差を測定して、測定された
時間差即ち期間Ｔｈｉｇｈの持続時間をディジタル表現
として出力する。同様に、時間差測定回路４６は、信号
Ｓ２及びＥ２の立ち上がりエッジ間の時間差を測定し
て、測定された時間差即ち期間Ｔｌｏｗの持続時間をデ
ィジタル表現として出力する。

【００４８】時間差測定回路４５及び４６からの出力
は、比較器４７によって比較される。比較器４７は、期
間Ｔｈｉｇｈが期間Ｔｌｏｗよりも長い場合に、立ち下
がりエッジを進ませることを指示する信号ＦＢＦをＨＩ
ＧＨにする。逆に期間Ｔｌｏｗが期間Ｔｈｉｇｈよりも
長い場合には、立ち上がりエッジを進ませることを指示
する信号ＲＢＦをＨＩＧＨにする。これらの信号ＦＢＦ
及びＲＢＦによって、図１のエッジ調整回路２２を制御
する。

【００４９】図４は、ＲＦスキュー測定回路２１の回路
構成を示す回路図である。比較波形生成器４１乃至４４
の各々は、ＮＡＮＤ回路５１乃至５６とインバータ５７
を含む。比較波形生成器４１を例にとって説明すると、
信号ＲＳＴがＬＯＷの間は、ＮＡＮＤ回路５５の出力が
ＨＩＧＨであるので、インバータ５７から出力される信
号Ｓ１は常にＬＯＷである。信号ＲＳＴがＨＩＧＨにな
ると、ＮＡＮＤ回路５２及び５３からなるラッチが、Ｎ
ＡＮＤ回路５２及び５３の出力が各々ＬＯＷ及びＨＩＧ
Ｈになる状態をラッチする。クロック信号ＣＬＫ１がＬ
ＯＷである間は、ＮＡＮＤ回路５４の出力はＨＩＧＨで
あり、ＮＡＮＤ回路５５及び５６からなるラッチが、Ｎ
ＡＮＤ回路５５及び５６の出力が各々ＨＩＧＨ及びＬＯ
Ｗになる状態を保つ。。

【００５０】この状態でＮＡＮＤ回路５１の出力はＨＩ
ＧＨである。クロック信号ＣＬＫ１がＨＩＧＨになる
と、ＮＡＮＤ回路５４の出力がＬＯＷとなり、ＮＡＮＤ
回路５５及び５６からなるラッチが、ＮＡＮＤ回路５５
及び５６の出力が各々ＬＯＷ及びＨＩＧＨである状態に
反転する。従ってインバータ５７から出力される信号Ｓ
１はＨＩＧＨになる。クロック信号ＣＬＫ１がＨＩＧＨ
及びＬＯＷの間で変化しても、ＮＡＮＤ回路５５及び５
６からなるラッチの状態が変化しないので、信号Ｓ１は
リセット信号ＲＳＴがＨＩＧＨである限りＨＩＧＨを保
つ。所定の時間後に信号ＲＳＴがＬＯＷになると、ＮＡ
ＮＤ回路５５の出力がＨＩＧＨになるので、インバータ
５７から出力される信号Ｓ１はＬＯＷにもどる。

【００５１】このようにして比較波形生成器４１は、信
号ＲＳＴがＨＩＧＨになった後、クロック信号ＣＬＫ１
の最初の立ち上がりエッジを検出することが出来る。比
較波形生成器４２乃至４４の動作も同様であり、夫々図
３に示される信号を出力する。時間差測定回路４５及び
４６は各々、直列に接続された複数のインバ−タ６１
と、対で複数のラッチを構成するＮＡＮＤ回路６２及び
６３と、このラッチ群からの出力を反転する複数のイン
バータ６４を含む。

【００５２】時間差測定回路４５を例にとって説明する
と、複数のインバ−タ６１は遅延素子列を構成し、入力
される信号Ｓ１は、遅延素子列内を遅延しながら伝播す
る。インバ−タ６１の遅延素子列と平行して、信号線Ｓ
Ａ上を信号Ｅ１が伝播する。即ち、遅延素子列内を遅延
しながら伝播する信号Ｓ１と、信号線ＳＡ上を遅延なし
で伝播する信号Ｅ１とが、互いに競争する形となる。

【００５３】ＮＡＮＤ回路６２及び６３が構成するラッ
チ群は、信号Ｓ１が先にＨＩＧＨになると出力としてＬ
ＯＷをラッチし、信号Ｅ１が先にＨＩＧＨになると出力
としてＨＩＧＨをラッチする。図３に示されるように、
入力される時点では信号Ｓ１が先にＨＩＧＨになるの
で、入力に近い図４の左側のラッチ群はＬＯＷをラッチ
する。図４の右に信号が伝播していくほど信号Ｓ１は遅
れていくので、入力から遠い図４の右側のラッチ群はＨ
ＩＧＨをラッチすることになる。ＬＯＷをラッチするラ
ッチ群とＨＩＧＨをラッチするラッチ群との境界の位置
が、信号Ｓ１と信号Ｅ１とのエッジ間の時間差を示すこ
とになる。時間差が小さいほど、境界は入力側により近
づくことになる。

【００５４】このようにして時間差測定回路４５は、信
号Ｓ１と信号Ｅ１の立ち上がりエッジ間の時間差、即ち
クロック信号ＣＬＫ１の期間Ｔｈｉｇｈの長さを測定す
る。時間差測定回路４６も同様に動作し、信号Ｓ２と信
号Ｅ２の立ち上がりエッジ間の時間差、即ちクロック信
号ＣＬＫ１の期間Ｔｌｏｗの長さを測定する。比較器４
７は、複数のＮＡＮＤ回路７１、複数のＮＡＮＤ回路７
２、複数のＮＡＮＤ回路７３、複数のＮＡＮＤ回路７
４、及びインバータ７５及び７６を含む。

【００５５】時間差測定回路４５及び４６の出力である
複数のインバータ６４からの出力は、図の左側ではＨＩ
ＧＨを出力し、図の右側ではＬＯＷを出力する。例え
ば、比較器４７の一番左側のＮＡＮＤ回路７１及び７２
並びにＮＡＮＤ回路７３及び７４が、一番左側の上下２
つのインバータ６４からＨＩＧＨを受け取る場合、これ
らのＮＡＮＤ回路は他方の入力に対するインバータとし
て動作する。従ってＮＡＮＤ回路７１及び７２並びにＮ
ＡＮＤ回路７３及び７４は、図面右側から伝播してきた
信号を素通りさせることになる。

【００５６】また比較器４７の一番右側のＮＡＮＤ回路
７１及び７２が、一番右側の上下２つのインバータ６４
からＬＯＷを受け取る場合、これらのＮＡＮＤ回路は他
方の入力に関わらずＨＩＧＨを出力する。従って、上下
で対をなすインバータ６４からの出力が共にＨＩＧＨで
ある部分では、比較器４７は右から左に信号を素通りさ
せ、インバータ６４からの出力が共にＬＯＷである部分
では、比較器４７のＮＡＮＤ回路７１及び７２はＨＩＧ
Ｈを出力する。

【００５７】期間Ｔｈｉｇｈの長さと期間Ｔｌｏｗの長
さとに差がある場合、上下で対をなすインバータ６４間
で出力レベルの異なる部分が存在する。上下で一対のイ
ンバータ６４に着目した場合に、上のインバータ６４が
ＨＩＧＨを出力して、下のインバータ６４がＬＯＷを出
力するとする。この場合、対応するＮＡＮＤ回路７１及
び７２は、ＬＯＷ及びＨＩＧＨを出力する。このＬＯＷ
及びＨＩＧＨの出力が、比較器４７の左側まで伝播され
ることで、期間Ｔｈｉｇｈと期間Ｔｌｏｗとでどちらが
長いかを判定することが出来る。

【００５８】具体的には、期間Ｔｈｉｇｈの方が長いと
きには信号ＦＢＦがＨＩＧＨになり、期間Ｔｌｏｗの方
が長いときには信号ＲＢＦがＨＩＧＨになる。これらの
信号ＦＢＦ及びＲＢＦによって、図１のエッジ調整回路
２２を制御する。図５は、図１のエッジ調整回路２２の
回路構成を示す回路図である。エッジ調整回路２２は、
シフトレジスタ駆動回路８１、シフトレジスタ８２、及
びエッジシフト回路８３を含む。

【００５９】シフトレジスタ駆動回路８１は、信号ＲＢ
Ｆ及びＦＢＦと、キャリブレーション時の同期信号であ
るキャリブレーションクロックＣＡＬ−ＣＬＫを受け取
る。キャリブレーションクロックＣＡＬ−ＣＬＫは、適
当なサイクルを有した普通のクロック信号であり、この
信号に同期してシフトレジスタ駆動回路８１が出力を変
化させる。

【００６０】シフトレジスタ駆動回路８１は、ＮＯＲ回
路９１及び９２と、ＮＡＮＤ回路９３乃至９６と、バイ
ナリカウンタ９７を含む。バイナリカウンタ９７は、Ｎ
ＡＮＤ回路１０１乃至１０８と、インバータ１０９乃至
１１１を含む。その動作は従来技術の範囲内であるの
で、説明を省略する。バイナリカウンタ９７の出力であ
る信号ＳＡ及びＳＢは、キャリブレーションクロックＣ
ＡＬ−ＣＬＫを１／２に分周した信号とその反転信号に
なる。

【００６１】ＮＯＲ回路９１及び９２は夫々、キャリブ
レーションクロックＣＡＬ−ＣＬＫがＨＩＧＨの場合の
み、信号ＲＢＦ及び信号ＦＢＦを通過させるゲートであ
る。信号ＲＢＦ（の反転）は、ＮＯＲ回路９１からＮＡ
ＮＤ回路９３及び９４に供給され、信号ＦＢＦ（の反
転）は、ＮＯＲ回路９２からＮＡＮＤ回路９５及び９６
に供給される。ＮＡＮＤ回路９３及び９５のもう一方の
入力には、バイナリカウンタ９７の出力である信号ＳＡ
が供給され、ＮＡＮＤ回路９４及び９６のもう一方の入
力には、バイナリカウンタ９７の出力である信号ＳＢが
供給される。

【００６２】従って信号ＲＢＦがＨＩＧＨになる場合に
は、ＮＡＮＤ回路９３及び９４からＨＩＧＨパルスが交
互に出力されることになる。逆に信号ＦＢＦがＨＩＧＨ
になる場合には、ＮＡＮＤ回路９５及び９６からＨＩＧ
Ｈパルスが交互に出力される。これらのＨＩＧＨパルス
によって、シフトレジスタ８２を駆動する。図６は、シ
フトレジスタ８２の回路構成を示す回路図である。

【００６３】シフトレジスタ８２は、ＮＡＮＤ回路１２
１−１乃至１２１−７、インバータ１２２−１乃至１２
２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、ＮＭ
ＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯＳ
トランジスタ１２５−１乃至１２５−８、ＮＭＯＳトラ
ンジスタ１２６−１乃至１２６−８、ＮＭＯＳトランジ
スタ１２７−１乃至１２７−８、ＮＡＮＤ回路１２８−
１乃至１２８−８、及びインバータ１２９を含む。リセ
ット信号ＲがＬＯＷにされると、シフトレジスタ８２は
リセットされる。即ち、リセット信号ＲがＬＯＷになる
と、ＮＡＮＤ回路１２３−１乃至１２３−８の出力がＨ
ＩＧＨになり、インバータ１２２−１乃至１２２−８の
出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１２
３−８とインバータ１２２−１乃至１２２−８との各ペ
アは、互いの出力を互いの入力とすることでラッチを形
成する。従って、上記リセット信号Ｒで設定された初期
状態は、リセット信号ＲがＨＩＧＨに戻っても保持され
る。

【００６４】この初期状態では、図６に示されるよう
に、ＮＡＮＤ回路１２８−１乃至１２８−７の出力はＬ
ＯＷであり、ＮＡＮＤ回路１２８−８の出力はＨＩＧＨ
である。クロック信号ＣＬＫ１の立ち下がりエッジを進
ませる必要がある場合には、信号線Ｃ及びＤに交互にＨ
ＩＧＨパルスを供給する。まず図６に示される初期状態
に於て、信号線ＣにＨＩＧＨパルスが供給されると、Ｎ
ＭＯＳトランジスタ１２５−８がオンになる。このとき
ＮＭＯＳトランジスタ１２７−８がオンであるので、Ｎ
ＡＮＤ回路１２３−８の出力がグランドに接続されて、
強制的にＨＩＧＨからＬＯＷに変化させられる。従って
インバータ１２２−８の出力はＨＩＧＨになり、この状
態がＮＡＮＤ回路１２３−８とインバータ１２２−８か
らなるラッチに保持される。またこの時インバータ１２
９の出力はＬＯＷからＨＩＧＨに変化し、ＮＡＮＤ回路
１２１−７の出力はＨＩＧＨからＬＯＷに変化する。従
ってこの状態では、ＮＡＮＤ回路１２８−７及び１２８
−８の出力がＨＩＧＨで、他の出力はＬＯＷである。

【００６５】次に信号線ＤにＨＩＧＨパルスが供給され
ると、ＮＭＯＳトランジスタ１２５−７がオンになる。
このときＮＭＯＳトランジスタ１２７−７がオンになっ
ているので、ＮＡＮＤ回路１２３−７の出力がグランド
に接続されて、強制的にＨＩＧＨからＬＯＷに変化させ
られる。従ってインバータ１２２−７の出力はＨＩＧＨ
になり、この状態がＮＡＮＤ回路１２３−７とインバー
タ１２２−７からなるラッチに保持される。またこの時
ＮＡＮＤ回路１２１−７の出力はＬＯＷからＨＩＧＨに
変化し、ＮＡＮＤ回路１２１−６の出力はＨＩＧＨから
ＬＯＷに変化する。従ってこの状態では、ＮＡＮＤ回路
１２８−６及び１２８−７の出力がＨＩＧＨで、他の出
力はＬＯＷである。

【００６６】このように信号線Ｃ及びＤに交互にＨＩＧ
Ｈパルスを供給することで、ＮＡＮＤ回路１２８−１乃
至１２８−８の出力のうちでＨＩＧＨである２つの出力
の位置を順次左にずらしていくことが出来る。クロック
信号ＣＬＫ１の立ち上がりエッジを進ませる必要がある
場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供
給する。これによって、ＮＡＮＤ回路１２８−１乃至１
２８−８の出力のうちでＨＩＧＨである２つの出力の位
置を順次右にずらしていくことが出来る。この場合の動
作は上述の場合と同様であるので説明を省略する。

【００６７】上述のように、シフトレジスタ８２の複数
の出力は、隣り合う２つの出力がＨＩＧＨで、それ以外
の出力がＬＯＷである。また立ち上がりエッジを進ませ
る必要があるのか、或いは立ち下がりエッジを進ませる
必要があるのかに応じて、ＨＩＧＨである２つの出力の
位置を、右或いは左にシフトさせることが出来る。この
シフトレジスタ８２からの複数の出力を用いて、図５の
エッジシフト回路８３を制御する。

【００６８】図５のエッジシフト回路８３は、複数のＮ
ＡＮＤ回路１３１、複数のＮＡＮＤ回路１３２、複数の
インバータ１３３、複数のＮＡＮＤ回路１３４、複数の
ＮＡＮＤ回路１３５、複数のインバータ１３６、ＮＯＲ
回路１３７、インバータ１３８、ＰＭＯＳトランジスタ
１３９、ＮＭＯＳトランジスタ１４０、及びインバータ
１３９及び１４０を含む。複数のＮＡＮＤ回路１３２と
複数のインバータ１３３は、第１の遅延素子列を構成
し、複数のＮＡＮＤ回路１３５と複数のインバータ１３
６は、第２の遅延素子列を構成する。

【００６９】複数のＮＡＮＤ回路１３１は、一方の入力
にシフトレジスタ８２からの出力を受け取り、もう一方
の入力にクロック信号ＣＬＫを受け取る。従って、シフ
トレジスタ８２からの出力がＨＩＧＨである位置で、ク
ロック信号ＣＬＫが第１の遅延素子列に入力される。ク
ロック信号ＣＬＫは、第１の遅延素子列内を伝播して、
ＮＯＲ回路１３７に入力される。

【００７０】複数のＮＡＮＤ回路１３４は、一方の入力
にシフトレジスタ８２からの出力を受け取り、もう一方
の入力にクロック信号ＣＬＫを受け取る。従って、シフ
トレジスタ８２からの出力がＨＩＧＨである位置で、ク
ロック信号ＣＬＫが第２の遅延素子列に入力される。ク
ロック信号ＣＬＫは、第２の遅延素子列内を伝播して、
ＮＯＲ回路１３７及びインバータ１３８に入力される。

【００７１】シフトレジスタ８２からの出力のうちで、
ＨＩＧＨである２つの出力は隣り合わせに位置される。
従って、これらＨＩＧＨである２つの出力が右にシフト
される場合、第１の遅延素子列を伝播するクロック信号
ＣＬＫの遅延時間は小さくなり、逆に第２の遅延素子列
を伝播するクロック信号ＣＬＫの遅延時間は大きくな
る。またＨＩＧＨである２つの出力が左にシフトされる
場合、第１の遅延素子列を伝播するクロック信号ＣＬＫ
の遅延時間は大きくなり、逆に第２の遅延素子列を伝播
するクロック信号ＣＬＫの遅延時間は小さくなる。

【００７２】インバータ１４１及び１４２から構成され
るラッチは、第２の遅延素子列を伝播したクロック信号
ＣＬＫの立ち上がりエッジで、ＨＩＧＨレベルをラッチ
する。また第１の遅延素子列を伝播したクロック信号Ｃ
ＬＫと第２の遅延素子列を伝播したクロック信号ＣＬＫ
とが共にＬＯＷになるタイミングで、上記ラッチはＬＯ
Ｗレベルをラッチする。

【００７３】従って、シフトレジスタ８２からの複数の
出力のうちでＨＩＧＨである２つの出力が存在する位置
に応じて、エッジシフト回路８３の出力であるクロック
信号ＣＬＫ１の期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが調整
されることになる。このようにしてエッジ調整回路２２
は、クロック信号ＣＬＫを入力として受け取り、ＲＦス
キュー測定回路２１からの制御信号に応じて、出力クロ
ック信号ＣＬＫ１の期間Ｔｈｉｇｈ及び期間Ｔｌｏｗを
調整することが出来る。この調整の結果、クロック信号
ＣＬＫ１の期間Ｔｈｉｇｈと期間Ｔｌｏｗとが等しくな
り、クロック信号ＣＬＫの立ち上がり／立ち下がりスキ
ューを低減できる。

【００７４】図１を参照して説明したように、エッジ調
整回路２２は、クロック信号ＣＬＫ以外の信号Ａに対し
ても同一のエッジ調整を適用することで、信号Ａの立ち
上がり／立ち下がりスキューを低減することが出来る。
図７は、図１の信号間スキュー測定回路２３の構成を示
す構成図である。信号間スキュー測定回路２３は、タイ
ミング信号生成器１５１、比較波形生成器１５２及び１
５３、位相比較器１５４を含む。

【００７５】タイミング信号生成器１５１は、信号Ａを
遅延回路２４で遅延した信号ＤＡＴＡとクロック信号Ｃ
ＬＫ３とを受け取り、これらの信号に基づいてタイミン
グ信号Ｔを生成する。タイミング信号Ｔは、比較波形生
成器１５２及び１５３に供給される。比較波形生成器１
５２は、タイミング信号ＴがＨＩＧＨになった後、クロ
ック信号ＣＬＫ３の最初の立ち上がりエッジで、出力信
号ＣＥをＨＩＧＨにする。比較波形生成器１５３は、タ
イミング信号ＴがＨＩＧＨになった後、信号ＤＡＴＡの
最初の立ち上がりエッジで、出力信号ＤＥをＨＩＧＨに
する。

【００７６】図８は、図７の各信号を示すタイミング図
である。図８に示される信号ＣＥ及び信号ＤＥの立ち上
がりエッジ同士のタイミングを比較することで、クロッ
ク信号ＣＬＫ３と信号ＤＡＴＡとの相対的な位相関係を
判定することが出来る。図７を参照して、位相比較器１
５４は、信号ＣＥ及び信号ＤＥを受け取り、何れの信号
の立ち上がりエッジが速いかを判定する。クロック信号
ＣＬＫ３と信号ＤＡＴＡとの位相を合わせるためには信
号ＤＡＴＡを進ませる必要がある場合、位相比較器１５
４は出力信号ＳＦをＨＩＧＨにする。逆に、位相合わせ
のためには信号ＤＡＴＡを遅らせる必要がある場合、位
相比較器１５４は出力信号ＳＤをＨＩＧＨにする。

【００７７】図９は、信号間スキュー測定回路２３の回
路構成を示す回路図である。タイミング信号生成器１５
１は、ＮＡＮＤ回路１６１乃至１６８、インバータ１６
９、ＮＡＮＤ回路１７０、ＮＡＮＤ回路１７１乃至１７
８、及びインバータ１７９を含む。タイミング信号生成
器１５１は、ＮＡＮＤ回路１７０で、クロック信号ＣＬ
Ｋ３と信号ＤＡＴＡとのＮＡＮＤを求め、ＮＡＮＤ回路
１７０の出力信号のタイミングに基づいて、タイミング
信号Ｔを生成する。

【００７８】比較波形生成器１５２及び１５３は、図４
に示される比較波形生成回路４１乃至４４と同一の構成
であるので、説明を省略する。位相比較器１５４は、Ｎ
ＡＮＤ回路１８１乃至１９３と、インバータ１９４及び
１９５を含む。ＮＡＮＤ回路１８１及び１８２が第１の
ラッチを構成し、ＮＡＮＤ回路１８３及び１８４が第２
のラッチを構成する。第１のラッチは、信号ＣＥと信号
ＤＥとで、早いほうの立ち上がりエッジをラッチする。
第２のラッチは、インバータ１９４及び１９５で遅延さ
れた信号ＣＥと遅延のない信号ＤＥとで、早いほうの立
ち上がりエッジをラッチする。第１のラッチの状態に応
じて出力信号ＳＦの信号レベルが決定され、第２のラッ
チの状態に応じて出力信号ＳＤの信号レベルが決定され
る。

【００７９】信号ＳＦは、位相を合わせるためには信号
ＤＡＴＡを進ませることが必要な場合にＨＩＧＨとな
り、信号ＳＤは、位相を合わせるためには信号ＤＡＴＡ
を遅らせる必要がある場合にＨＩＧＨとなる。これらの
信号ＳＦ及びＳＤを用いて、図１の遅延回路２４を制御
する。図１０は、遅延回路２４の回路構成を示す回路図
である。遅延回路２４は、シフトレジスタ駆動回路８
１、シフトレジスタ２０１、及びディレイライン２０２
を含む。図１０に於て、図５と同一の要素は同一の番号
で参照される。

【００８０】シフトレジスタ駆動回路８１は、信号ＳＦ
及びＳＤと、キャリブレーション時の同期信号であるキ
ャリブレーションクロックＣＡＬ−ＣＬＫを受け取る。
図１０のシフトレジスタ駆動回路８１は、図５のシフト
レジスタ駆動回路８１と同一の構成であり、説明を省略
する。図１１は、シフトレジスタ２０１の回路構成を示
す回路図である。図１１に於て、図６と同一の要素は同
一の番号で参照される。

【００８１】シフトレジスタ２０１は、ＮＡＮＤ回路１
２１−１乃至１２１−７、インバータ１２２−１乃至１
２２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、Ｎ
ＭＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯ
Ｓトランジスタ１２５−１乃至１２５−８、ＮＭＯＳト
ランジスタ１２６−１乃至１２６−８、ＮＭＯＳトラン
ジスタ１２７−１乃至１２７−８、インバータ１２９及
び２１１、及びインバータ２１２−０乃至２１２−８を
含む。リセット信号ＲがＬＯＷにされると、シフトレジ
スタ２０１はリセットされる。即ち、リセット信号Ｒが
ＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３−
８の出力がＨＩＧＨになり、インバータ１２２−１乃至
１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２３
−１乃至１２３−８とインバータ１２２−１乃至１２２
−８との各ペアは、互いの出力を互いの入力とすること
でラッチを形成する。従って、上記リセット信号Ｒで設
定された初期状態は、リセット信号ＲがＨＩＧＨに戻っ
ても保持される。

【００８２】この初期状態では、図１１に示されるよう
に、インバータ２１２−０乃至２１２−７の出力はＬＯ
Ｗであり、インバータ２１２−８の出力だけがＨＩＧＨ
である。遅延回路２４の遅延量を増やす必要がある場合
には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給す
る。まず図１１に示される初期状態に於て、信号線Ｃに
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２５−８がオンになる。このときＮＭＯＳトランジス
タ１２７−８がオンであるので、ＮＡＮＤ回路１２３−
８の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
８の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−８とインバータ１２２−８からなるラッチに保持
される。またこの時インバータ１２９の出力はＬＯＷか
らＨＩＧＨに変化し、ＮＡＮＤ回路１２１−７の出力は
ＨＩＧＨからＬＯＷに変化する。従ってこの状態では、
インバータ２１２−７の出力のみがＨＩＧＨで、他の出
力はＬＯＷである。

【００８３】次に信号線ＤにＨＩＧＨパルスが供給され
ると、ＮＭＯＳトランジスタ１２５−７がオンになる。
このときＮＭＯＳトランジスタ１２７−７がオンになっ
ているので、ＮＡＮＤ回路１２３−７の出力がグランド
に接続されて、強制的にＨＩＧＨからＬＯＷに変化させ
られる。従ってインバータ１２２−７の出力はＨＩＧＨ
になり、この状態がＮＡＮＤ回路１２３−７とインバー
タ１２２−７からなるラッチに保持される。またこの時
ＮＡＮＤ回路１２１−７の出力はＬＯＷからＨＩＧＨに
変化し、ＮＡＮＤ回路１２１−６の出力はＨＩＧＨから
ＬＯＷに変化する。従ってこの状態では、インバータ２
１２−６の出力のみがＨＩＧＨで、他の出力はＬＯＷで
ある。

【００８４】このように信号線Ｃ及びＤに交互にＨＩＧ
Ｈパルスを供給することで、インバータ２１２−０乃至
２１２−８の出力のうちで唯一ＨＩＧＨである出力の位
置を、順次左にずらしていくことが出来る。遅延回路２
４の遅延量を減らす必要がある場合には、信号線Ａ及び
Ｂに交互にＨＩＧＨパルスを供給する。これによって、
インバータ２１２−０乃至２１２−８の出力のうちで唯
一ＨＩＧＨである出力の位置を、順次右にずらしていく
ことが出来る。この場合の動作は上述の場合と同様であ
るので説明を省略する。

【００８５】このシフトレジスタ２０１からの複数の出
力を用いて、図１０のディレイライン２０２を制御す
る。図１０のディレイライン２０２は、複数のＮＡＮＤ
回路２２１、複数のＮＡＮＤ回路２２２、及び複数のイ
ンバータ２２３を含む。複数のＮＡＮＤ回路２２２と複
数のインバータ２２３は、遅延素子列を構成する。

【００８６】複数のＮＡＮＤ回路２２１は、一方の入力
にシフトレジスタ２０１からの出力を受け取り、もう一
方の入力にＲＦスキュー低減回路１１からの信号Ａ１を
受け取る。従って、シフトレジスタ２０１からの出力が
唯一ＨＩＧＨである位置で、信号Ａ１が遅延素子列に入
力される。信号Ａ１は、遅延素子列内を伝播した後、信
号ＤＡＴＡとして出力される。

【００８７】シフトレジスタ２０１からの出力のうち
で、唯一ＨＩＧＨである出力が右にシフトされる場合、
遅延素子列を伝播する信号Ａ１の遅延時間は小さくな
る。また唯一ＨＩＧＨである出力が左にシフトされる場
合、遅延素子列を伝播する信号Ａ１の遅延時間は大きく
なる。従って、シフトレジスタ２０１からの複数の出力
のうちで唯一ＨＩＧＨである出力が存在する位置に応じ
て、ディレイライン２０２の出力である信号ＤＡＴＡの
遅延量が調整されることになる。

【００８８】このようにして遅延回路２４は、信号Ａ１
を入力として受け取り、信号間スキュー測定回路２３か
らの制御信号に応じて、出力信号ＤＡＴＡの遅延量を調
整することが出来る。この調整の結果、信号ＤＡＴＡと
クロック信号ＣＬＫ３との位相が合わされ、信号ＤＡＴ
Ａ及びクロック信号ＣＬＫ３間の信号間スキューを低減
できる。

【００８９】図１を参照して説明したように、遅延回路
２４は、信号Ａ以外の信号に対しても同一の信号間アラ
イメント（位相合わせ）を適用することで、各信号間の
スキューを低減することが出来る。図１２は、図８に対
応する図であり、信号間スキュー低減のためのキャリブ
レーション時に於いて、図８の場合とは異なったキャリ
ブレーション信号ＤＡＴＡを与えた場合の各信号を示す
タイミング図である。図１２に示すように、キャリブレ
ーション信号ＤＡＴＡとして、クロック信号ＣＬＫ３の
２倍のサイクルを有する信号を用いてもよい。

【００９０】図１３は、信号間スキュー低減のためのキ
ャリブレーション時に於いて、異なったキャリブレーシ
ョン用クロック信号ＣＬＫ３を与えた場合の各信号を示
すタイミング図である。図１３に示すように、キャリブ
レーション信号ＤＡＴＡとして、通常のクロック信号Ｃ
ＬＫ３の２倍のサイクルを有する信号を用いると共に、
キャリブレーション時のクロック信号ＣＬＫ３を通常の
クロック信号の２倍のサイクルを有する信号としてもよ
い。

【００９１】図１２及び図１３に示されるように、種々
のキャリブレーション条件で信号間スキュー低減のため
のキャリブレーションを行うことで、種々の信号に対応
した柔軟性のある信号間スキュー低減が可能となる。図
１４は、本発明によるスキュー低減回路の第２の実施例
を示す。図１４に於て、図１と同一の要素は同一の番号
で参照され、その説明は省略される。

【００９２】図１４のスキュー低減回路１０Ａは、ＲＦ
スキュー低減回路１１、信号間スキュー低減回路１２、
クロックバッファ回路１３、及びクロックスキュー低減
回路１４を含む。例えばメモリシステムに於ては、メモ
リコントローラからメモリデバイスへの配線のうちで、
クロック信号に対する配線は、データ信号やアドレス信
号に対する配線とは異なった経路でレイアウトされる場
合が多い。これは、クロック信号を他のデバイスにも供
給する必要があるために、他の信号線とは異なった配線
経路がクロック信号配線に対して用いられるためであ
る。このような場合一般に、受信側で受け取るクロック
信号は、他の受信信号とは大きくタイミングがずれるこ
とになる。図１のスキュー低減回路１０Ａに於ては、ク
ロック信号と信号Ａとのタイミングを合わせることが行
われる。クロック信号以外に複数の信号が存在する場合
にも、各信号とクロック信号とのタイミングを合わせる
ことが行われる。しかし上述のように、クロック信号と
各信号との間の信号間スキューは、クロック信号以外の
複数の信号間のスキューよりも大幅に大きなものであ
る。

【００９３】従って、まずクロック信号と複数の信号と
の間の大きな信号間スキューを低減して、クロック信号
のタイミングを複数の信号のタイミング分布の辺りまで
合わせたうえで、クロック信号と各信号との間の小さな
信号間スキューを低減することが望ましい。このように
クロック信号の大きなスキューを低減する回路と、信号
間の小さなスキューを低減する回路とを別個に設けるこ
とで、回路規模を小さく保ちながらも精度の高い信号間
スキュー低減を実現することが出来る。

【００９４】図１４のクロックスキュー低減回路１４
は、クロック信号と複数の信号との間の大きな信号間ス
キュー（以降クロックスキューと呼ぶ）を低減する回路
である。このクロックスキュー低減回路１４によってク
ロックスキューを低減した後に、信号間スキュー低減回
路１２により各信号とクロック信号とをアライメントす
ることで、信号間の小さなスキューを低減する。

【００９５】クロックスキュー低減回路１４は、クロッ
クスキュー測定回路２３Ａと、複数の遅延回路２４Ａを
含む。各遅延回路２４Ａは、ＲＦスキュー低減回路１１
で立ち上がり／立ち下がりスキューが低減された信号Ａ
１、信号Ｂ１、及びクロック信号ＣＬＫ１を受け取り、
これらの信号を遅延させる。クロックスキュー測定回路
２３Ａは、信号Ａ１とクロック信号ＣＬＫ１が遅延回路
２４Ａで遅延された信号を受け取り、これら２つの信号
間の位相のずれを測定する。クロックスキュー測定回路
２３Ａは、信号Ａ１が遅延回路２４Ａで遅延された信号
とクロック信号ＣＬＫ１が遅延回路２４Ａで遅延された
信号との位相が等しくなるように、遅延回路２４Ａの遅
延量を調整する。

【００９６】クロックスキュー測定回路２３Ａは、図９
の信号間スキュー測定回路２３と同一の構成でよい。ま
た遅延回路２４Ａは、図１０の遅延回路２４と同一の構
成でよい。但し、信号Ａ１の遅延信号の方がクロック信
号ＣＬＫ１の遅延信号より進んでいる場合には、信号Ａ
１を受け取る遅延回路２４Ａの遅延量を大きくして、ク
ロック信号ＣＬＫ１を受け取る遅延回路２４Ａの遅延量
を小さくするように、制御信号ＳＦ及びＳＤの入力を入
れ替える必要がある。逆に、信号Ａ１の遅延信号の方が
クロック信号ＣＬＫ１の遅延信号より遅れている場合に
は、信号Ａ１を受け取る遅延回路２４Ａの遅延量を小さ
くして、クロック信号ＣＬＫ１を受け取る遅延回路２４
Ａの遅延量を大きくするように制御する。更に、信号Ａ
１に対する遅延量と同一の遅延量が設定されるように、
信号Ｂ１を受け取る遅延回路２４Ａを制御する。

【００９７】図１４の様な構成とすれば、クロック信号
ＣＬＫ１と複数の信号Ａ及びＢとの間の大きな信号間ス
キューをクロックスキュー低減回路１４により低減し
て、クロック信号ＣＬＫ１のタイミングを複数の信号Ａ
及びＢのタイミング分布の辺りまで合わせたうえで、信
号間スキュー低減回路１２を用いて、クロック信号ＣＬ
Ｋ１と信号Ａとの間及びクロック信号ＣＬＫ１と信号Ｂ
との間の小さな信号間スキューを低減することが出来
る。クロック信号の大きなスキューを低減するクロック
スキュー低減回路１４には、広い範囲の遅延量を粗く設
定できるような遅延量調整機能を設け、信号間の小さな
スキューを低減する信号間スキュー低減回路１２には、
狭い範囲の遅延量を細かく設定できるような遅延量調整
機能を設ければ、全体の回路規模を比較的小さく保ちな
がらも精度の高い信号間スキュー低減を実現することが
出来る。

【００９８】図１５は、本発明によるスキュー低減回路
の第３の実施例を示す。図１５に於て、図１と同一の要
素は同一の番号で参照され、その説明は省略される。図
１５のスキュー低減回路１０Ｂは、ＲＦスキュー低減回
路１１Ａ、信号間スキュー低減回路１２、及びクロック
バッファ回路１３を含む。図１のスキュー低減回路１０
とは、ＲＦスキュー低減回路１１Ａのみが異なり、ＲＦ
スキュー低減回路１１Ａは、ＲＦスキュー測定回路２１
Ａ及び複数のエッジ調整回路２２Ａを含む。図１のスキ
ュー低減回路１０に於ては、ＲＦスキュー測定回路２１
は、エッジ調整回路２２から出力されるクロック信号Ｃ
ＬＫ１に基づいて立ち上がり／立ち下がりスキューを測
定し、フィードバック制御によってエッジ調整回路２２
を制御していた。それに対し図１５のスキュー低減回路
１０Ｂに於ては、ＲＦスキュー測定回路２１Ａは、入力
されるクロック信号ＣＬＫに基づいて立ち上がり／立ち
下がりスキューを測定し、その測定値に基づいてエッジ
調整回路２２のエッジ調整量を設定する。

【００９９】図１６は、ＲＦスキュー測定回路２１Ａの
回路構成を示す回路図である。図１６に於て、図４と同
一の構成要素は同一の番号で参照され、その説明は省略
される。図１６のＲＦスキュー測定回路２１Ａは、図４
の比較波形生成器４１及び４２と、時間差測定回路４５
を含み、更に、ＮＡＮＤ回路２３１、インバータ２３
２、ＮＭＯＳトランジスタ２３３、複数のインバータ２
３４及び２３５、複数のＮＡＮＤ回路２３６、及び複数
のＮＡＮＤ回路２３７を含む。

【０１００】図４を参照して説明したように、時間差測
定回路４５の出力である複数のインバータ６４からの出
力は、入力に近い図の左側ではＨＩＧＨを出力し、入力
から遠い図の右側ではＬＯＷを出力する。このＨＩＧＨ
とＬＯＷとを分ける境界の位置が、クロック信号ＣＬＫ
の立ち上がりエッジと立ち下がりエッジとの時間差を示
し、時間差が長いほど境界の位置はより図面の右側に存
在する。

【０１０１】ＮＡＮＤ回路２３１とインバータ２３２
は、比較波形生成器４１及び４２の両出力がＨＩＧＨに
なると、ＮＭＯＳトランジスタ２３３を導通させる。こ
れにより複数のインバータ６４の出力が、インバータ２
３４及び２３５から構成される複数のラッチにラッチさ
れる。隣り合う２つのラッチの出力が図１６に示される
ように、複数のＮＡＮＤ回路２３６に入力される。従っ
て、複数のインバータ６４からの出力に於て、ＨＩＧＨ
とＬＯＷとを分ける境界の位置に於てのみ、複数のＮＡ
ＮＤ回路２３６のうちの一つがＬＯＷを出力する。

【０１０２】隣り合う２つのＮＡＮＤ回路２３６の出力
は、複数のＮＡＮＤ回路２３７に入力される。従って、
複数のインバータ６４からの出力に於てＨＩＧＨとＬＯ
Ｗとを分ける境界の位置に於てのみ、複数のＮＡＮＤ回
路２３７のうちの隣り合う２つがＨＩＧＨを出力する。
複数のＮＡＮＤ回路２３７のうちで隣り合う２つがＨＩ
ＧＨを出力する位置は、クロック信号ＣＬＫの立ち上が
りエッジから立ち下がりエッジまでの時間、即ち期間Ｔ
ｈｉｇｈの長さを示す指標となる。従って、図１６のＲ
Ｆスキュー測定回路２１Ａの出力は、クロック信号ＣＬ
Ｋの期間Ｔｈｉｇｈの長さを測定して表現したものとな
っている。

【０１０３】ＲＦスキュー測定回路２１Ａの出力は、図
５のシフトレジスタ８２の出力と同様の形式となってい
るので、ＲＦスキュー測定回路２１Ａの出力を図５のエ
ッジシフト回路８３と同様の回路に入力すればよい。即
ち、図１５のエッジ調整回路２２Ａは、図５のエッジシ
フト回路８３と同様の構成とすればよい。これによっ
て、測定したクロック信号ＣＬＫの期間Ｔｈｉｇｈの長
さに応じて、クロック信号ＣＬＫの立ち上がりエッジ及
び立ち下がりエッジの位置を、適切にシフトすることが
出来る。

【０１０４】以上のようにして、図１５に示されるスキ
ュー低減回路の第３の実施例に於ては、ＲＦスキュー測
定回路２１Ａによってクロック信号ＣＬＫの立ち上がり
／立ち下がりスキューを測定し、この測定値に応じて、
エッジ調整回路２２Ａのエッジ調整量を設定する。これ
によってＲＦスキュー低減回路１１Ａは、クロック信号
ＣＬＫ及び信号Ａの立ち上がり／立ち下がりスキューを
低減することが出来る。

【０１０５】図１７は、本発明によるスキュー低減回路
の第４の実施例を示す。図１７に於て、図１４及び図１
５と同一の要素は同一の番号で参照され、その説明は省
略される。図１７のスキュー低減回路１０Ｃは、ＲＦス
キュー低減回路１１Ａ、信号間スキュー低減回路１２、
クロックバッファ回路１３、及びクロックスキュー低減
回路１４Ａを含む。図１７のスキュー低減回路１０Ｃに
於ては、図１４のスキュー低減回路１０ＡのＲＦスキュ
ー低減回路１１の代わりに図１５のＲＦスキュー低減回
路１１Ａが用いられ、更に、図１４のクロックスキュー
低減回路１４の代わりにクロックスキュー低減回路１４
Ａが用いられる。

【０１０６】クロックスキュー低減回路１４Ａは、クロ
ック信号ＣＬＫ１と信号Ａ１とを受け取り両信号の位相
差を測定するクロックスキュー測定回路２３Ｂと、クロ
ックスキュー測定回路２３Ｂの測定値に基づいてクロッ
ク信号ＣＬＫ１、信号Ａ１、及び信号Ｂ１を遅延させる
遅延回路２４Ｂを含む。クロックスキュー低減回路１４
Ａは、クロックスキュー低減回路１４とは異なり、フィ
ードバック制御を用いずに、クロック信号ＣＬＫ１と信
号Ａ１との位相差の測定値に基づいて遅延量設定を行
う。

【０１０７】図１８は、クロックスキュー測定回路２３
Ｂの回路構成を示す回路図である。図１８に於て、図１
６と同一の構成要素は同一の番号で参照され、その説明
は省略される。図１８のクロックスキュー測定回路２３
Ｂは、図１６のＲＦスキュー測定回路２１Ａの複数のＮ
ＡＮＤ回路２３７の代わりに、複数のインバータ２３８
を含む。図１６の説明を参照すれば明らかなように、複
数のインバータ６４からの出力に於てＨＩＧＨとＬＯＷ
とを分ける境界の位置に於てのみ、複数のインバータ２
３８のうちの１つのインバータがＨＩＧＨを出力し、残
りのインバータはＬＯＷを出力する。

【０１０８】唯一ＨＩＧＨを出力するインバータの位置
は、信号Ａ１とクロック信号ＣＬＫ１との位相差を示す
指標となる。クロックスキュー測定回路２３Ｂの出力
は、図１０のシフトレジスタ２０１の出力と同様の形式
となっているので、クロックスキュー測定回路２３Ｂの
出力を図１０のディレイライン２０２と同様の回路に入
力すればよい。即ち、図１７の遅延回路２４Ｂは、図１
０のディレイライン２０２と同様の構成とすればよい。
これによって、信号Ａ１及びクロック信号ＣＬＫ１の間
の位相差に応じて、クロック信号ＣＬＫ１、信号Ａ１、
及び信号Ｂ１に適切な遅延を与えることが出来る。

【０１０９】以上のようにして、図１７に示されるスキ
ュー低減回路の第４の実施例に於ては、クロックスキュ
ー測定回路２３Ｂによって信号Ａ１とクロック信号ＣＬ
Ｋ１の位相差を測定し、この測定値に応じて、遅延回路
２４Ｂの遅延量を設定する。これによってクロックスキ
ュー低減回路１４Ａは、クロック信号ＣＬＫ１のタイミ
ングを、信号Ａ１及び信号Ｂ１のタイミング分布付近ま
でシフトさせることが出来る。

【０１１０】以上、本発明は実施例に基づいて説明され
たが、本発明は上記実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で、変更・変形が可能な
ものである。

【０１１１】

【発明の効果】上記請求項１乃至６及び請求項９乃至１
３の発明に於ては、第１のスキュー低減回路によって各
信号の立ち上がり／立ち下がりスキューを低減し、第２
のスキュー低減回路によって信号間のスキューを低減す
る。従って、各信号に存在する共通のスキューである立
ち上がり／立ち下がりスキューに影響されることなく、
第２のスキュー低減回路によって信号間スキューを高い
精度で低減することが出来る。

【０１１２】請求項７及び８の発明に於ては、孤立した
タイミングを有する可能性が高いクロック信号を他の信
号のタイミングに近付けるための第３のスキュー低減回
路が、第１のスキュー低減回路と第２のスキュー低減回
路との間に設けられる。従って、第３のスキュー低減回
路に於てクロック信号を用いて信号間スキューを低減す
る際に、既にクロック信号と各信号とは近いタイミング
にアライメントされているため、タイミングを調整する
ための遅延量の調整範囲を比較的小さく設定することが
可能であり、比較的小さな回路構成で高精度に信号間ス
キューを低減することが出来る。

【０１１３】上記請求項１４乃至１７の発明に於ては、
半導体装置の入力インターフェースに於て、第１のスキ
ュー低減回路によって各信号の立ち上がり／立ち下がり
スキューを低減し、第２のスキュー低減回路によって信
号間のスキューを低減するので、各信号に存在する共通
のスキューである立ち上がり／立ち下がりスキューに影
響されることなく、信号間スキューを高い精度で低減す
ることが可能である。従って、半導体装置に於て各種ス
キューが高精度で低減された信号を用いることが可能に
なり、高周波数信号による半導体装置の高速動作を実現
できる。

【０１１４】請求項１８の発明に於ては、半導体装置の
入力インターフェースに於て、孤立したタイミングを有
する可能性が高いクロック信号を他の信号のタイミング
に近付けるための第３のスキュー低減回路が、第１のス
キュー低減回路と第２のスキュー低減回路との間に設け
られる。従って、第３のスキュー低減回路に於てクロッ
ク信号を用いて信号間スキューを低減する際に、既にク
ロック信号と各信号とは近いタイミングにアライメント
されているため、タイミングを調整するための遅延量の
調整範囲を比較的小さく設定することが可能であり、比
較的小さな回路構成で高精度に信号間スキューを低減す
ることが出来る。

【図面の簡単な説明】

【図１】本発明によるスキュー低減回路の第１の実施例
を示す。

【図２】図１のＲＦスキュー測定回路の構成を示すブロ
ック図である。

【図３】図２のＲＦスキュー測定回路の動作を説明する
ためのタイミング図である。

【図４】ＲＦスキュー測定回路の回路構成を示す回路図
である。

【図５】図１のエッジ調整回路の回路構成を示す回路図
である。

【図６】シフトレジスタの回路構成を示す回路図であ
る。

【図７】図１の信号間スキュー測定回路の構成を示す構
成図である。

【図８】図７の各信号を示すタイミング図である。

【図９】信号間スキュー測定回路の回路構成を示す回路
図である。

【図１０】遅延回路の回路構成を示す回路図である。

【図１１】シフトレジスタの回路構成を示す回路図であ
る。

【図１２】信号間スキュー低減のためのキャリブレーシ
ョン時に於いて、図８の場合とは異なったキャリブレー
ション信号を与えた場合の各信号を示すタイミング図で
ある。

【図１３】信号間スキュー低減のためのキャリブレーシ
ョン時に於いて、異なったキャリブレーション用クロッ
ク信号を与えた場合の各信号を示すタイミング図であ
る。

【図１４】本発明によるスキュー低減回路の第２の実施
例を示す構成図である。

【図１５】本発明によるスキュー低減回路の第３の実施
例を示す構成図である。

【図１６】図１５のＲＦスキュー測定回路の回路構成を
示す回路図である。

【図１７】本発明によるスキュー低減回路の第４の実施
例を示す構成図である。

【図１８】クロックスキュー測定回路の回路構成を示す
回路図である。

【図１９】信号間のスキューを低減するための従来の回
路を示す回路図である。

【図２０】（Ａ）及び（Ｂ）は、クロック信号に於ける
立ち上がり／立ち下がりスキューを説明する図である。

【符号の説明】

１０スキュー低減回路１１、１１ＡＲＦスキュー低減回路１２信号間スキュー低減回路１３クロックバッファ回路１４、１４Ａクロックスキュー低減回路２１、２１ＡＲＦスキュー測定回路２２、２２Ａエッジ調整回路２３、２３Ａ、２３Ｂ信号間スキュー測定回路２４、２４Ａ、２４Ｂ遅延回路２５ラッチ２６、２７、２８遅延回路２９、３０バッファ４１、４２、４３、４４比較波形生成器４５、４６時間差測定回路４７比較器４８インバータ８１シフトレジスタ駆動回路８２シフトレジスタ８３エッジシフト回路１５１タイミング信号生成器１５２、１５３比較波形生成器１５４位相比較器２０１シフトレジスタ２０２ディレイライン

Claims

【特許請求の範囲】

【請求項１】クロック信号を含む複数の信号を受け取り
該複数の信号の各々に於て立ち上がりエッジ及び立ち下
がりエッジ間の相対的なタイミングのずれを低減する第
１のスキュー低減回路と、該第１のスキュー低減回路から出力される複数の信号間
で信号間のエッジのタイミングのずれを低減する第２の
スキュー低減回路を含むことを特徴とする回路。
【請求項２】前記第１のスキュー低減回路は、前記複数の信号の各々に対応して設けられ、対応する信
号の立ち上がりエッジ及び立ち下がりエッジ間の相対的
なタイミングを調整して調整された信号を出力する複数
のエッジ調整回路と、前記クロック信号に対応する該エッジ調整回路から出力
される調整されたクロック信号のＨＩＧＨである期間と
ＬＯＷである期間とが同一の長さになるように該クロッ
ク信号に対応する該エッジ調整回路を制御すると共に、
他のエッジ調整回路に対しても同一の制御を適用するス
キュー測定回路を含むことを特徴とする請求項１記載の
回路。
【請求項３】前記スキュー測定回路は、前記調整された
クロック信号を受け取り、該調整されたクロック信号の
ＨＩＧＨである期間とＬＯＷである期間とを比較し、両
期間が同一の長さになるように前記クロック信号に対応
する前記エッジ調整回路を制御すると共に、他のエッジ
調整回路に対しても同一の制御を適用することを特徴と
する請求項２記載の回路。
【請求項４】前記スキュー測定回路は、前記クロック信
号を受け取り、該クロック信号の立ち上がりエッジ及び
立ち下がりエッジ間の相対的なタイミングのずれを測定
し、該測定の結果に基づいて前記調整されたクロック信
号のＨＩＧＨである期間とＬＯＷである期間とが同一の
長さになるように前記クロック信号に対応する前記エッ
ジ調整回路を制御すると共に、他のエッジ調整回路に対
しても同一の制御を適用することを特徴とする請求項２
記載の回路。
【請求項５】前記第２のスキュー低減回路は、前記クロック信号以外の前記複数の信号の各々に対応し
て設けられ、前記調整された信号を遅延させ遅延信号を
出力する複数の第１の遅延回路と、該複数の第１の遅延回路の各々に対応して設けられ、対
応する第１の遅延回路からの該遅延信号と前記調整され
たクロック信号との位相差を測定し、該位相差が略ゼロ
となるように該対応する第１の遅延回路の遅延量を調整
する信号間スキュー測定回路を含むことを特徴とする請
求項２記載の回路。
【請求項６】前記第２のスキュー低減回路は、前記調整されたクロック信号を所定の遅延量だけ遅延さ
せ遅延クロック信号を出力するクロックバッファ回路
と、前記複数の第１の遅延回路の各々に対応して設けられ、
該遅延クロック信号を同期信号として用いて対応する第
１の遅延回路からの前記遅延信号をラッチするラッチ回
路を含むことを特徴とする請求項５記載の回路。
【請求項７】前記第１のスキュー低減回路と前記第２の
スキュー低減回路との間に設けられ、前記調整されたク
ロック信号以外の前記調整された信号のタイミング分布
と該調整されたクロック信号のタイミングとを接近させ
る第３のスキュー低減回路を更に含むことを特徴とする
請求項２記載の回路。
【請求項８】前記第３のスキュー低減回路は、前記クロック信号以外の前記複数の信号の各々に対応し
て設けられ、前記調整された信号を遅延させ遅延信号を
出力する複数の第２の遅延回路と、前記調整されたクロック信号を遅延させ遅延クロック信
号を出力する第３の遅延回路と、該複数の第２の遅延回路の所定の一つから出力される遅
延信号と該遅延クロック信号との位相差が略ゼロとなる
ように、該所定の一つの遅延量と該第３の遅延回路の遅
延量を調整すると共に、他の第２の遅延回路に対しては
該所定の一つの遅延量と同一の遅延量を設定するクロッ
クスキュー測定回路を含むことを特徴とする請求項７記
載の回路。
【請求項９】前記スキュー測定回路は、前記調整されたクロック信号の立ち上がりエッジから立
ち下がりエッジまでの期間を測定する第１の回路と、該調整されたクロック信号の立ち下がりエッジから立ち
上がりエッジまでの期間を測定する第２の回路と、該第１の回路の測定結果と該第２の回路の測定結果とを
比較する比較回路を含むことを特徴とする請求項３記載
の回路。
【請求項１０】前記第１の回路は第１の遅延素子列を含
み、前記立ち上がりエッジから立ち下がりエッジまでの
期間に該第１の遅延素子列内で信号が通過する遅延素子
の個数によって該立ち上がりエッジから立ち下がりエッ
ジまでの期間を測定し、前記第２の回路は第２の遅延素
子列を含み、前記立ち下がりエッジから立ち上がりエッ
ジまでの期間に該第２の遅延素子列内で信号が通過する
遅延素子の個数によって該立ち下がりエッジから立ち上
がりエッジまでの期間を測定することを特徴とする請求
項９記載の回路。
【請求項１１】前記エッジ調整回路は、前記対応する信号を第１の遅延量遅延させて第１の遅延
信号を生成する第３の遅延素子列と、該対応する信号を第２の遅延量遅延させて第２の遅延信
号を生成する第４の遅延素子列と、該第１の遅延信号と該第２の遅延信号とを重ね合わせる
ことで前記調整された信号を出力する回路を含むことを
特徴とする請求項２記載の回路。
【請求項１２】前記複数の信号間で前記信号間のエッジ
のタイミングのずれを低減する際に、前記クロック信号
の少なくとも幾つかのエッジとエッジタイミングが一致
するキャリブレーション用の信号パターンを前記複数の
信号として受け取ることを特徴とする請求項１記載の回
路。
【請求項１３】前記キャリブレーション用の信号パター
ンは、複数種類の信号パターンを含むことを特徴とする
請求項１２記載の回路。
【請求項１４】クロック信号を含む複数の信号を入力と
して動作する半導体装置であって、該複数の信号の各々に於て立ち上がりエッジ及び立ち下
がりエッジ間の相対的なタイミングのずれを低減する第
１のスキュー低減回路と、該第１のスキュー低減回路から出力される複数の信号間
で信号間のエッジのタイミングのずれを低減する第２の
スキュー低減回路を含む入力インターフェース部を含
み、該入力インターフェース部に於て該複数の信号の立
ち上がり／立ち下がりスキュー及び信号間スキューが低
減されることを特徴とする半導体装置。
【請求項１５】前記第１のスキュー低減回路は、前記複数の信号の各々に対応して設けられ、対応する信
号の立ち上がりエッジ及び立ち下がりエッジ間の相対的
なタイミングを調整して調整された信号を出力する複数
のエッジ調整回路と、前記クロック信号に対応する該エッジ調整回路から出力
される調整されたクロック信号のＨＩＧＨである期間と
ＬＯＷである期間とが同一の長さになるように該クロッ
ク信号に対応する該エッジ調整回路を制御すると共に、
他のエッジ調整回路に対しても同一の制御を適用するス
キュー測定回路を含むことを特徴とする請求項１４記載
の半導体装置。
【請求項１６】前記第２のスキュー低減回路は、前記クロック信号以外の前記複数の信号の各々に対応し
て設けられ、前記調整された信号を遅延させ遅延信号を
出力する複数の遅延回路と、該複数の遅延回路の各々に対応して設けられ、対応する
遅延回路からの該遅延信号と前記調整されたクロック信
号との位相差を測定し、該位相差が略ゼロとなるように
該対応する遅延回路の遅延量を調整する信号間スキュー
測定回路を含むことを特徴とする請求項１５記載の半導
体装置。
【請求項１７】前記第２のスキュー低減回路は、前記調整されたクロック信号を所定の遅延量だけ遅延さ
せ遅延クロック信号を出力するクロックバッファ回路
と、前記複数の遅延回路の各々に対応して設けられ、該遅延
クロック信号を同期信号として用いて対応する遅延回路
からの前記遅延信号をラッチするラッチ回路を含むこと
を特徴とする請求項１６記載の半導体装置。
【請求項１８】前記第１のスキュー低減回路と前記第２
のスキュー低減回路との間に設けられ、前記調整された
クロック信号以外の前記調整された信号のタイミング分
布と該調整されたクロック信号のタイミングとを接近さ
せる第３のスキュー低減回路を更に含むことを特徴とす
る請求項１５記載の半導体装置。