KR100279389B1

KR100279389B1 - 동기지연회로

Info

Publication number: KR100279389B1
Application number: KR1019980041607A
Authority: KR
Inventors: 다까노리 사에끼
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-10-03
Filing date: 1998-10-02
Publication date: 2001-02-01
Also published as: TW429682B; EP0907251A2; CN1144367C; EP0907251A3; CN1213900A; DE69840993D1; EP0907251B1; US6222408B1; KR19990036833A; JP3434682B2; JPH11112309A

Abstract

ASIC 등의 클럭 지연량이 칩마다 다른 디바이스에 적용한 경우에도, 배선의 설계변경마다 클럭드라이버 더미의 설계를 행할 필요가 없으며 설계효율, 정밀도를 향상시키는 동기지연회로를 제공하는 것이다.

일정 동안 펄스 또는 펄스 에지를 진행시키는 제 1 지연회로열 (1) 과, 제 1 지연회로중을 펄스 또는 펄스 에지를 진행한 길이와 비례한 길이를 펄스 또는 펄스 에지를 통과시킬 수 있는 제 2 지연회로열 (2) 과, 클럭드라이버의 지연시간을 기억하여 재현시키는 래치지연회로 (5) 를 가지며 클럭주기 (tcK) 중에 래치지연회로 (5) 와 지연회로열 (1) 을 진행시킴으로써 클럭드라이버의 더미 없이 tcK－(d1＋d2) 의 지연량을 수득한다.

Description

동기지연회로

본 발명은 반도체 집적회로에 관한 것으로, 클럭신호의 제어회로에 관한 것이다.

단시간의 동기시간에 클럭스큐를 제거하는 동기지연회로가 회로구성의 단순함과, 소비전류의 적음으로 고속 클럭 동기회로에 사용되고 있다. 동기지연회로의 종래 기술로 예를 들어 아래에 기재된 문헌이 참조된다.

[1] 일본국 공개특허공보 평8－237091 호,

[2] Toshio Yamada 그 외, “Capacitance coupled Bus with Negative Delay Circuit for High speed and Low Power (10 GB/s〈 500 ㎽) Synchronous DRAMs.” 1996 Symp. on VLSI Circ, pp.112 ~ 113,

[3] Jin－Man Han 그 외, “Skew Minimization Technique for 256M－bit Synchronous DRAM and beyond.” 1996 Symp. on VLSI Circ. pp.192 ~ 193,

[4] Richard B. Watson 그 외, “Clock Buffer Chip with Absolute Delay Regulation Over Process and Environment Variations.”Proc. of IEEE. 1992 CICC (Custum Integrated Circuits Conference), 25. 2,

[5] Yoshihiro OKAJIMA 그 외, “Digital Delay Locked Loop and Design Technique for High－Speed Synchronous Interface. ” IEICE TRANS. ELECTRON., VOL. E 79－C, No.6 JUNE 1996 pp.798 ~ 807.

도 9 에 종래의 동기지연회로의 기본 구성을 나타낸다. 도 9 를 참조하면, 종래의 동기지연회로는, 일정한 시간차를 측정하는데 이용되는 지연회로열 (901) 과, 측정된 지연시간을 재현하는 지연회로열 (902) 의 2 조 (2 개) 의 지연회로열을 구비하고, 입력버퍼 (903), 클럭드라이버 (904) 의 각 지연시간 (td1, td2) 을 가한 지연시간 (td1＋td2) 의 지연시간을 가지는 더미지연회로 (905) 를 구비하여 구성되어 있다. 더미지연회로 (905) 는, 도 9 에 나타내는 바와 같이 지연시간을 입력버퍼 (903), 클럭드라이버 (904) 의 지연시간 (td1, td2) 과 같게 하기 위하여, 입력버퍼와 완전히 같은 회로를 이용한 입력버퍼 더미 (905A) 와 클럭드라이버 더미 (905B) 를 구비하여 구성되는 경우가 많다.

종래의 동기지연회로의 분류에 대해서 이하 설명한다. 지연회로열 (901) 과 지연회로열 (902) 은 같은 지연시간을 갖는 지연회로열로 구성된다. 이 지연회로열 (901) 과 지연회로열 (902) 의 목적은, 일정한 기간을 지연회로열 (901) 로 측정하고, 지연회로열 (902) 로 재현하는 것이다. 즉, 측정하고 싶은 기간 중에, 신호를 지연회로열 (901) 내에서 진행시키고, 신호가 통과된 지연소자수와 같은 지연소자수를 지연회로열 (902) 중을 신호가 통과할 수 있도록 함으로써, 상기 측정시간과 같은 기간의 재현을 실현할 수 있다.

신호가 지연회로열 (901) 을 통과한 지연소자수와 같은 지연소자수를 지연회로열 (902) 중을 신호가 통과할 수 있도록 하는 방식은, 지연회로열 (901) 과 지연회로열 (902) 의 방향으로 2 종류로 나뉘고, 또한 지연회로열 (902) 의 길이를 결정하는데 단부 (端部) 를 선택할지, 경로 전체를 선택할 지에서 2 종류로 나뉘고, 각각 서로 2 종류씩 4 종류로 분류된다.

즉, 지연회로열 (901) 과 지연회로열 (902) 의 방향에서 나누면, 도 12, 도 13 에 나타내는 바와 같이, 지연회로열 (901) 과 지연회로열 (902) 의 방향이 동일하고, 지연회로열 (902) 의 소자수를 결정하는 데에, 지연회로열 (902) 의 출력단자측에서 길이가 결정되는 것과, 도 10, 도 11 에서와 같이 지연회로열 (901) 과 지연회로열 (902) 의 방향이 서로 역방향으로, 지연회로열 (902) 의 소자수를 결정하는 데에, 지연회로열 (902) 의 입력단자측에서 길이가 결정되는 것으로 분류된다.

또한, 지연회로열 (902) 의 길이를 결정하는 데에 단부를 선택할지, 경로 전체를 선택할 지에 대해서 도 10, 도 11 에 나타내는 바와 같이 단부를 선택하는 방식과, 도 12, 도 13 에서와 같이 경로 전체를 선택하는 방식으로 분류된다.

도 10 은 일본 공개특허공보 평8－137091 호에 기재된 방식에 상당하고, 도 11 은 문헌 [5] (IEICE TRANS. ELECTRON., VOL. E79－C, No.6 JUNE 1996 pp.798 ~ 807) 에 기재된 방식에 상당하고, 도 12 는 문헌 [2] (1996 Symp. on VLSI Circ, pp.112 ~ 113) 에 기재된 방식에 상당하고, 도 13 은 문헌 [2] (1996 Symp. on VLSI Circ, pp.112 ~ 113), 문헌 [4] (Proc. of IEEE. 1992 CICC (25. 2) 에 기재된 방식에 상당한다.

종래의 동기지연회로의 동작에 대하여 아래에 설명한다.

클럭스큐를 제거하는 동작에 대해서 도 14 및 도 15 를 이용하여 설명한다.

(1) 동기식 지연회로를 이용하지 않는 경우의 클럭 지연 :

도 14 는 동기지연회로를 이용하지 않는 경우에 있어서, 외부 클럭 (906) 이 입력버퍼 (903), 클럭드라이버 (904) 를 거쳐 내부 클럭 (907) 으로서 이용된다. 이 때, 외부 클럭과 내부 클럭의 지연시간 차이는, 입력버퍼 (903) 의 지연시간 (td1), 클럭드라이버 (904) 의 지연시간 (td2) 의 총합이 된다. 이 td1＋td2 가 클럭스큐가 된다.

(2) 동기식 지연회로를 이용한 경우의 클럭 지연제거의 원리 :

동기지연회로는 이 클럭스큐를 실효적으로 제거하기 위하여, 클럭펄스가 클럭주기 (tcK) 마다 입력하는 성질을 이용한다. 즉, tcK－(td1＋td2) 의 지연시간의 지연회로를 준비하여, 입력버퍼 (지연시간 td1) 와 클럭드라이버 (지연시간 td2) 사이에 배치하고, 지연시간의 총합이 클럭주기 (tcK)(＝td1＋tcK－(td1＋td2)＋td2) 와 같아지도록 한다. 결과적으로 클럭드라이버에서 출력되는 내부 클럭의 타이밍이 외부 클럭의 타이밍과 같아지도록 하는 것이다.

(3) 동기식 지연회로를 이용한 경우의 클럭 지연제거의 방법 :

도 15 에 실제로 동기지연회로를 이용한 경우의 타이밍차트를 나타낸다. 도 15의 (A) 에 나타내는 동기지연회로는 도 9 를 참조하여 설명한 회로구성과 동일하고, 도 15의 (B) 에 그 동작을 설명하는 타이밍도를 나타내고, 도 15의 (B) 에 있어서 A, B, C 는 도 15의 (A) 의 입력버퍼 (903) 의 출력, 더미지연회로 (905) 의 출력, 제 2 지연회로 (902) 의 출력노드의 신호 파형을 각각 나타낸다.

동기지연회로의 동작은 2 주기를 필요로 한다. 최초의 1 주기는 클럭주기에 의존하는 지연시간 tcK－(td1＋td2) 의 측정 및 tcK－(td1＋td2) 의 지연량을 재현하는 지연회로의 지연길이의 결정에 이용된다. 다음 주기는 tcK－(td1＋td2) 의 지연량의 사용에 이용된다.

먼저, 최초의 1 주기에 대하여 클럭주기에 의존하는 지연시간 tcK－(td1＋td2) 의 측정을 위해서는, 클럭드라이버 (904) 의 더미지연회로 (905) 와 지연회로열 (901) 을 이용한다. 클럭 (906) 의 연속하는 2 펄스의 제 1 펄스의 입력버퍼 (903) 의 출력이, 제 2 펄스의 입력버퍼 (903) 출력까지의 1 클럭주기 (tcK) 동안 더미지연회로 (905) 와 지연회로 (901) 를 진행시킨다.

더미지연회로 (905) 의 지연시간은 td1＋td2 인 점에서, 지연회로 (901) 중을 펄스가 진행한 시간은 tcK－(td1＋td2) 가 된다.

지연회로 (902) 의 지연시간은, 지연회로 (901) 중을 펄스가 진행한 시간 tcK－(td1＋td2) 과 동등해지도록 설정된다.

이 지연회로 (902) 의 지연시간을 설정하는 방법은, 상술한 바와 같이 크게 4 종류로 나누어지는데 각각 원하는 목적을 달성할 수 있다.

다음 주기에서는 입력버퍼 (903) 를 나온 클럭이 tcK－(td1＋td2) 의 지연량의 지연회로 (902) 를 통과하고, 클럭드라이버 (903) 에서 출력되어 정확히 클럭사이클 (tcK) 의 지연량의 클럭을 생성한다.

상기 과정에 의해 2 클럭주기로 클럭스큐가 없는 내부클럭 (907) 을 제공한다.

종래의 동기지연회로에서는 클럭의 더미지연량이 고정이기 때문에, 고정지연량을 미리 계산할 필요가 있다. 따라서, 마이크로프로세서나 메모리디바이스 등의 클럭지연량을 미리 계산할 수 있는 디바이스에 있어서는, 트랜지스터에서 배선까지의 설계가 일괄적으로 실행되기 때문에, 클럭드라이버더미의 설계가 비교적 용이했다.

그러나, ASIC (Application Specific Integrated Circuits) 등의 마크로로서 동기지연회로를 이용하는 경우, 더미지연회로를 설계하는 트랜지스터 게이트공정과 실제의 클럭지연을 지배하는 배선공정이 별도의 설계로 되고, 클럭지연량이 칩에 사용하는 배선설계에 따라 달라지는 디바이스에서는 클럭의 더미지연회로의 설계가 어렵고, 배선배치 후에 더미지연회로의 설계가 필요해져서 효율이 매우 나빴다.

따라서, 마크로로서 미리 설계해 둘 수 있는 패턴도 지연회로열 (901,902) 만으로 되고, 레이아웃상도 더미클럭드라이버 (905B) 분의 영역을 확보해 둘 필요가 있어서 비경제적이었다.

또한, 마이크로프로세서나 메모리디바이스 등, 클럭지연량을 미리 계산할 수 있는 디바이스에 있어서도, 클럭드라이버더미의 지연량과 원래의 클럭드라이버의 지연량은 도 15 에 나타내는 바와 같이 지연시간의 온도, 전원전압 의존성에 차이가 생겨 특성을 완전히 일치시키기 어려웠다. 따라서, 클럭드라이버의 더미의 지연량과 원래의 클럭드라이버의 지연량의 오차가 스큐제거 오차의 원인이 되었다.

따라서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 클럭드라이버의 더미지연회로를 필요로 하지 않고, ASIC 등의 클럭지연량이 칩마다 다른 디바이스에 적용한 경우에도 배선의 설계변경마다 클럭드라이버더미를 설계할 필요가 없으며, 설계효율을 향상시키는 동기지연회로를 제공하는데 있다.

또한, 본 발명의 다른 목적은 온도변화 등에 따라 드라이버의 지연시간이 변화하여도 클럭드라이버의 더미와 원래의 클럭드라이버의 지연량의 차이로 인한 스큐를 없애 정밀도, 신뢰성을 향상시키는 동기지연회로를 제공하는 데 있다.

도 1 은 본 발명의 실시예의 구성원리를 나타내는 도면이다.

도 2 는 본 발명의 실시예의 동작을 설명하기 위한 타이밍차트이다.

도 3 은 본 발명의 제 1 실시예의 회로구성을 나타내는 도면이다.

도 4 는 본 발명의 제 1 실시예의 전환회로의 회로구성의 일례를 나타내는 도면이다.

도 5 는 본 발명의 제 2 실시예의 회로구성을 나타내는 도면이다.

도 6 은 본 발명의 제 3 실시예의 회로구성을 나타내는 도면이다.

도 7 은 본 발명의 제 4 실시예의 회로구성을 나타내는 도면이다.

도 8 은 본 발명의 제 5 실시예의 회로구성을 나타내는 도면이다.

도 9 는 종래의 동기지연회로의 구성을 나타내는 도면이다.

도 10 은 종래의 동기지연회로의 구성을 나타내는 도면이다.

도 11 은 종래의 동기지연회로의 구성을 나타내는 도면이다.

도 12 는 종래기술의 회로구성을 나타내는 도면이다.

도 13 은 종래기술의 회로구성을 나타내는 도면이다.

도 14 는 동기지연회로를 이용하지 않은 경우를 설명하기 위한 도면으로, (A) 는 회로구성, (B) 는 타이밍차트를 나타내는 도면이다.

도 15 는 종래의 동기지연회로를 이용한 경우를 설명하기 위한 도면으로, (A) 는 회로구성, (B) 는 타이밍차트를 나타내는 도면이다.

도 16 은 더미지연회로와 클럭드라이버 지연특성의 전원전압, 온도의 의존성을 나타내는 도면이다.

*도면의 주요부분에 대한 부호의 설명*

1, 2, 11, 12, 14, 15901, 902 : 지연회로열 3, 19, 903 : 입력버퍼

4, 14, 904 : 클럭드라이버 6, 16, 906 : 외부 클럭

7, 17, 907 : 내부 클럭 8, 908 : 동기지연회로 마크로

9, 13 : 래치지연회로 10 : 전환회로

20 : 클럭버퍼 (클럭드라이버) 21 : 출력클럭

22 : 입력버퍼 23 : 전환회로

905 : 더미지연회로 5, 15, 905A : 입력버퍼 더미

906B : 클럭드라이버 더미 18 : 제어회로열

16, 25 : 래치회로열 17, 26 : 스위치열

TG1, TG2 : 트랜스퍼 게이트

상기 목적을 달성하기 위하여, 본 발명의 동기지연회로는, 일정 동안 펄스 또는 펄스 에지를 진행시키는 제 1 지연회로열과, 제 1 지연회로중을 펄스 또는 펄스 에지가 진행한 길이와 비례한 길이를 펄스 또는 펄스 에지를 통과시킬 수 있는 제 2 지연회로열, 및 클럭드라이버중을 클럭펄스가 진행하고 있는 기간을 기억하는 회로수단을 갖는 것을 특징으로 한다.

발명의 실시형태

이하, 본 발명의 실시형태에 대하여 설명한다. 본 발명의 동기지연회로는 그 바람직한 제 1 실시형태에 있어서, 일정 시간동안 클럭펄스 또는 펄스 에지를 진행시키는 제 1 지연회로열 (도 1 의 1) 과, 제 1 지연회로중을 클럭펄스 또는 펄스 에지가 진행한 길이와 비례한 길이분 클럭펄스 또는 펄스 에지를 통과시킬 수 있는 제 2 지연회로열 (도 1 의 2) 과, 클럭드라이버 (도 1 의 4) 중을 클럭펄스가 진행하고 있는 기간을 기억하여 재현하는 래치지연회로 (도 1 의 9) 를 구비하고, 외부클럭 (도 1 의 5) 은, 입력버퍼 (도 1 의 3) 에서 클럭드라이버 (도 1 의 4) 를 거쳐 내부클럭 (도 1 의 7) 으로서 출력됨과 동시에, 클럭드라이버 (도 1 의 3) 의 지연시간 (td2) 및 입력버퍼 더미 (도 1 의 6) 의 지연시간 (td1) 의 가산치를 클럭주기 (tcK) 에서 뺀 시간 tcK－(td1＋td2), 제 1 및 제 2 지연회로열 (도 1 의 1, 2) 을 통과하여 제 2 지연회로열 (도 1 의 2) 에서 출력되고, 전환회로 (도 1 의 10) 를 거쳐 클럭드라이버 (도 1 의 4) 에 입력되며, 그럼으로써 임의의 지연시간의 클럭드라이버 (도 1 의 4) 에 대하여 내부클럭과 외부클럭의 동기를 취할 수 있다.

본 발명의 동기지연회로는 그 바람직한 다른 실시형태에 있어서, 클럭드라이버 (도 5 의 20) 와 입력버퍼 (도 5 의 19) 외에, 신호의 진행방향이 서로 반대반향인 제 1, 제 2 의 2 개의 지연회로열 (도 5 의 11, 12) 을 구비하고, 일측의 지연회로열 (도 5 의 11) 을 클럭펄스가 진행하고, 클럭드라이버 (도 1 의 20) 와 입력버퍼 (도 1 의 22) 의 지연시간분 진행한 시점에서, 역방향의 지연회로열 (도 5 의 12) 의 출력단자를 결정하고, 클럭주기 (tcK) 분 진행한 시점에서, 지연회로열 (도 5 의 12) 의 입력단자를 결정하는 구성으로 된다. 보다 상세하게는 제 1 지연회로열 (도 5 의 11) 을 입력버퍼 (도 5 의 19) 로부터의 클럭펄스가 진행하여 클럭드라이버 (도 5 의 20) 와 입력버퍼 (도 5 의 22) 의 지연시간분 (td2＋td1) 진행한 시점에서, 제 2 지연회로열 (도 5 의 12) 의 출력단자를 결정하는 수단 (도 5 의 래치회로열 (16), 스위치회로열 (17)) 과, 제 1 지연회로열 (도 5 의 11) 을 입력버퍼 (도 5 의 19) 로부터의 클럭펄스가 클럭주기분 (tcK) 진행한 시점에서, 제 1 진행회로열 (도 5 의 11) 로부터의 클럭펄스가 전송입력되는 제 2 지연회로열 (도 5 의 12) 의 입력단자를 결정하는 수단 (도 5 의 트랜스퍼회로) 을 구비한다.

본 발명의 동기지연회로는 그 바람직한 또 다른 실시형태에 있어서, 클럭드라이버 (도 6 의 20) 와 입력버퍼 (도 6 의 20, 22) 외에, 순방향의 제 1, 제 2 지연회로열 (도 6 의 14, 11), 역방향의 제 3 지연회로열 (도 1 의 12) 을 구비하고, 순방향 지연회로열의 하나 (도 6 의 14) 를, 클럭펄스가 클럭드라이버 (도 6 의 20) 와 입력버퍼 (도 6 의 22) 분 진행한 시점에서, 역방향의 지연회로 (도 1 의 12) 의 출력단자를 결정하고, 순방향 지연회로열의 하나 (도 6 의 11) 를 클럭펄스가 클럭주기분 진행한 시점에서, 역방향의 지연회로열 (도 6 의 12) 의 입력단자를 결정하는 구성으로 된다. 보다 상세하게는, 입력버퍼 (도 6 의 19) 로부터의 클럭펄스가 제 1 순방향 지연회로열 (도 6 의 14) 을, 클럭드라이버 (도 6 의 20) 와 입력버퍼 (도 6 의 22) 의 지연시간분 (td2＋td1) 진행한 시점에서, 제 3 지연회로 (도 6 의 12) 의 출력단자를 결정하는 수단 (도 6 의 16, 17) 과, 제 2 지연회로열 (도 6 의 11) 을 입력버퍼 (도 6 의 19) 로부터의 클럭펄스가 클럭주기분 (tcK) 진행한 시점에서, 제 2 지연회로열 (도 6 의 11) 로부터의 클럭펄스가 전송입력되는 제 3 지연회로열 (도 6 의 12) 의 입력단자를 결정하는 수단 (도 6 의 트랜스퍼회로) 을 구비한다.

또, 본 발명의 동기지연회로는, 그 바람직한 또 다른 실시형태에 있어서, 클럭드라이버 (도 8 의 20) 와 입력버퍼 (도 8 의 19, 22) 외에, 동일 방향의 제 1, 제 2 지연회로열 (도 8 의 11, 12) 을 구비하고, 일측의 지연회로 (도 8 의 11) 를 클럭펄스가 진행하고, 그 동안 클럭펄스가, 클럭드라이버 (도 8 의 20) 와 입력버퍼 (도 8 의 22) 분 진행한 시점에서, 타측의 지연회로열 (도 8 의 12) 의 입력단자를 결정하고, 클럭주기 (tcK) 분 진행한 시점에서, 타측의 지연회로열 (도 8 의 12) 의 출력단자를 결정하는 구성으로 된다. 보다 상세하게는, 제 1 지연회로열 (도 8 의 11)을, 입력버퍼 (도 8 의 19) 로부터의 클럭펄스가, 클럭드라이버 (도 8 의 20) 와 입력버퍼 (도 8 의 22) 의 지연시간분 (td2＋td1) 진행한 시점에서, 제 2 지연회로열 (도 8 의 12) 의 입력버퍼 (도 8 의 19) 로부터의 클럭펄스를 입력하는 입력단자를 결정하는 수단 (도 8 의 16, 17) 과, 제 1 지연회로열 (도 8 의 11)을, 입력버퍼 (도 8 의 19) 로부터의 클럭펄스가, 클럭주기분 (tcK) 진행한 시점에서, 제 2 지연회로열 (도 8 의 12) 의 출력단자를 결정하는 수단 (도 8 의 25, 26)을 구비한다.

또, 본 발명의 동기지연회로는, 그 바람직한 또 다른 실시형태에 있어서, 클럭드라이버 (도 7 의 20) 와 입력버퍼 (도 7 의 19, 22) 외에, 순방향의 3 개의 지연회로열 (도 7 의 14, 11, 12) 을 구비하고, 제 2 지연회로 (도 7 의 14) 를 클럭펄스가 클럭드라이버 (도 7 의 20) 와 입력버퍼 (도 7 의 22) 분 진행한 시점에서, 제 3 지연회로 (도 7 의 12) 의 입력단자를 결정하고, 제 1 지연회로 (도 7 의 14) 를 클럭펄스가 클럭주기분 진행한 시점에서 제 3 지연회로 (도 7 의 12) 의 출력단자를 결정한다. 보다 상세하게는, 제 1 지연회로 (도 7 의 11) 를 입력버퍼 (도 7 의 19) 로부터의 클럭펄스가 클럭드라이버 (도 7 의 20) 와 입력버퍼 (도 7 의 22) 의 지연시간분 (td2＋td1) 진행한 시점에서, 제 3 지연회로열 (도 7 의 22) 의 입력단자를 결정하는 수단 (도 7 의 16, 17) 과, 제 2 지연회로열 (도 7 의 14) 을 입력버퍼 (도 7 의 19) 로부터의 클럭펄스가 클럭주기분 (tcK) 진행한 시점에서, 제 3 지연회로열 (도 7 의 12) 의 출력단자를 결정하는 수단 (도 7 의 25, 26) 을 구비한다.

실시예

상기한 본 발명의 실시형태에 대하여 더욱 상세히 설명하기 위해, 본 발명의 실시예에 대하여 도면을 참조하여 이하에 설명한다.

도 1 은, 본 발명의 실시예의 구성원리를 설명하기 위한 도면이고, 도 2 는 그 동작을 설명하기 위한 타이밍차트이다. 도 1 을 참조하면, 본 발명의 실시예는, 일정 시간을 측정하는 지연회로열 (1) 과, 측정된 지연시간을 재현하는 지연회로열 (2) 과, 입력버퍼 (3) 와, 클럭드라이버 (4) 와, 일정 시간을 기억하여 재현하는 래치지연회로 (5) 와, 입력버퍼 (6)를 구비하여 구성된다.

래치지연회로 (5) 에서 클럭드라이버 (4) 의 지연시간 (td2) 을 측정하고, 클럭주기 (tcK) 를 입력버퍼 더미 (6), 래치지연회로 (5) 및 지연회로열 (1) 을 신호를 통과시킴으로써 측정한다.

이 때문에, 지연회로열 (1)을 신호를 진행하는 주기 (tV) 는, 정확히 클럭주기 (tcK) 로부터 입력버퍼 더미 (6) 의 지연시간 (td1) 과 클럭드라이버 (4) 의 지연시간 (td2) 을 래치지연회로 (5) 에서 재현한 시간을 뺀 시간 tcK－(td1＋td2) 이 되며 지연회로열 (2)에서 재현되는 지연시간 (tV) 도, tcK－(td1＋td2) 으로 된다.

결과적으로, 외부 클럭 (6) 이, 입력버퍼 (3), 지연회로열 (2), 클럭드라이버 (4) 를 통과하여 내부 클럭 (7) 으로 출력될 때까지, 정확히 1 클럭 tcK 을 필요로 하며 외부 클럭과 실질적으로 스큐가 없어진다.

지연회로열 (1, 2), 래치지연회로 (9), 전환회로 (10) 가 동기지연회로 마크로 (8) 로서 실현되고 래치지연회로 (9) 에서 클럭드라이버의 지연시간을 기억하여 재현할 수 있기 때문에, 클럭드라이버더미를 필요로 하지 않아 이 동기지연 마크로 (8) 에 의해 임의의 지연시간의 클럭드라이버에 대응할 수 있다.

실시예 1

도 3 은, 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 3 을 참조하면, 본 실시예에서는, 클럭드라이버와 입력버퍼 외에, 순방향 및 역방향의 1 쌍의 지연회로열 및 래치지연회로 (13) 를 구비하여 구성된다. 순방향 및 역방향의 지연회로열은, 측정용의 지연회로열 (11) 과, 측정된 주기의 재현용 지연회로열 (12) 로 구성된다.

래치지연회로 (13) 는, 측정용 지연회로열 (14) 과, 측정된 주기의 재현용의 지연회로열 (15) 과, 클럭펄스가 클럭드라이버 (클럭버퍼;20) 를 진행하는 시간분 지연회로열 (14) 을 진행한 시점 (td2), 지연회로열 (15) 의 입력단자를 결정하는 래치회로열 (16) 및 스위치열 (17)을 갖는다. 지연회로열 (14) 에는, 클럭펄스가 입력되고, 클럭드라이버 (20) 의 출력을 입력으로 하는 래치회로열 (16) 중, 지연회로열 (14) 을 클럭펄스가 클럭드라이버 (20) 의 지연시간분 (td2) 진행한 위치의 래치회로 (도면 중 해칭을 한 래치회로) 가 래치 인에이블로 되어, 스위치회로열에서 래치회로의 출력에 의해 상기 위치에 대응하는 스위치회로 (도면 중 해칭을 한 스위치회로) 만이 선택 (ON) 되고, 입력버퍼 (19) 의 출력은, 선택된 스위치회로로부터 지연회로열 (15) 에 입력되어, 지연회로열 (15) 중을 td2 분 진행하여 지연회로열 (15) 로부터 출력되어 입력버퍼 (22) (지연시간(td1)) 를 거쳐 지연회로열 (11) 에 입력된다.

주기측정용 지연회로열 (11) 과, 측정된 주기의 재현용 지연회로열 (12) 이 역방향으로 배치되는 방식은, 지연회로열 (11)을 클럭펄스가 진행하여, 다음의 클럭펄스가 입력버퍼 (19) 로부터 출력되었을 때에, 전송회로 (트랜스퍼 게이트) 를 거쳐 지연회로열 (12) 의 입력에 전송되는 것으로, 도 11을 참조하여 설명한 상기 일본 공개특허공보 평8－137091 호에 기재된 방식에 대응한다. 지연회로열 (11, 12), 및 전송회로구성의 상세함은, 상기 일본 공개특허공보 평8－137091 호 공보의 기재가 참조된다.

이 때문에, 외부 클럭 (18) 이, 입력버퍼 (19), 래치지연회로 (13), 2 조의 지연회로열, 클럭드라이버 (20) 를 통과하여 내부 클럭 (21) 으로서 출력될 때까지, 정확히 2 클럭 필요로 하며 외부 클럭 (18) 과 실질적으로 스큐가 없어진다.

또, 이 방식에서는, 통상의 클럭과 스큐를 없앤 회로가 전환회로 (23) 로 전환된다.

도 4 에, 도 3 에 나타낸 전환회로 (23) 의 구성의 일례를 나타낸다. 도 4 를 참조하면, 이 전환회로는, 리셋신호 (24) 의 인버터 (INV1) 에 의한 반전신호를 데이터단자 (D) 에 입력하는 리셋기능 부가의 D 형 플립플롭 (D－F/F1) 과 D－F/F1 의 출력 (Q) 을 데이터 단자 (D) 에 입력하는 D－F/F2 를 구비하고, D－F/F1, D－F/F2 의 클럭단자 (C) 에는 출력클럭 (21) 이 공통으로 입력되어 D－F/F1 의 출력과 D－F/F2 의 출력을 입력으로 하는 NAND 게이트 (NAND) 와 입력버퍼 (19) 의 출력과 지연회로열 (12) 의 출력을 각각 입력하는 CMOS 형 트랜스퍼 게이트 (TG1, TG2) 를 구비하며, 트랜스퍼 게이트 (TG1) 의 NMOS 트랜지스터의 게이트 및 트랜스퍼 게이트 (TG2) 의 PMOS 트랜지스터 게이트에는 NAND 의 출력이 입력되고 트랜스퍼 게이트 (TG1) 의 PMOS 트랜지스터의 게이트 및 트랜스퍼 게이트 (TG2) 의 NMOS 트랜지스터의 게이트에는 NAND 출력을 인버터 (INV2) 로 반전한 신호가 입력되어, 트랜스퍼 게이트 (TG1, TG2) 의 도통을 제어하고 있으며, 리셋 신호 (24) 에 의해 2 클럭 (출력클럭 (21) 의 2 개의 클럭) 에서 입력버퍼 (19) 로부터의 신호와 지연회로열 (12) 로부터의 신호를 전환한다. 더 상세하게는 리셋신호 (24) 는 예를 들면 파워 온일 때 등에서 액티브 (하이 레벨) 로 설정되고, D/FF1, 2 가 리셋되고 트랜스퍼 게이트 (TG1) 가 도통하여 입력버퍼 (19) 의 출력을 선택하여 클럭버퍼 (드라이버 ; 20) 로 클럭신호로서 공급되며, 출력클럭 (21) 이 2 클럭 입력되면 NAND 게이트의 입력이 모두 하이 레벨이 되고 NAND 게이트의 출력이 로우가 되어, 이 때문에 트랜스퍼 게이트 (TG2) 가 도통하여 지연회로열 (12) 의 출력을 선택하여 클럭 버퍼 (20) 로 공급한다.

실시예 2

도 5 는 본 발명의 제 2 실시예의 회로구성을 도시한 도면이다.

도 5 를 참조하면 본 실시예는 클럭드라이버 (클럭 버퍼 ; 20) 와 입력버퍼 외에 측정용 순방향의 지연회로열 (11), 측정된 주기의 재현용 역방향의 지연회로열 (12), 래치지연회로열 (13) 을 구비하여 구성된다.

본 실시예에서는, 래치지연회로는 명시되어 있지 않지만, 도 3 에 나타낸 래치지연회로에서의 측정용 지연회로열 (14) 과 측정된 주기의 재현용 지연회로열 (15) 이 측정용 지연회로열 (11) 과 측정된 주기의 재현용 지연회로열 (12) 로 공용되고 있다. 또 클럭펄스가 클럭드라이버 (20) 와 입력버퍼 (22) 분, 측정용 지연회로열 (11) 을 진행한 시점 (td2＋td1) 에서, 역방향의 지연회로 (12) 의 출력단자를 결정하는 스위치열 (17) 및 래치회로열 (16) 을 갖는다.

이 방식 역시, 이 지연회로열 (11) 과 측정된 주기의 재현용 지연회로열 (12) 이 역방향으로 배열되는 방식으로, 지연회로열 (11) 을 클럭펄스가 진행하여 다음의 클럭펄스가 입력버퍼 (13) 로부터 출력되었을 때에, 전송회로 (도 5 의 해칭을 한 트랜스퍼 회로) 를 거쳐 지연회로열 (12) 의 입력으로 전송되는 것으로, 도 11 을 참조하여 설명한 상기 일본 공개특허공보 평8－137091 호에 기재된 방식에 대응한다.

그 때문에, 상기 실시예 1 과 마찬가지로 외부 클럭 (18) 이 입력버퍼 (19), 래치지연회로 (13), 지연회로열 (11, 12), 클럭드라이버 (20) 를 통과하여 내부 클럭 (21) 으로서 이용될 때까지 정확히 2 클럭을 필요로 하며 외부 클럭 (18) 과 실질적으로 스큐가 없어진다.

실시예 3

도 6 은 본 발명의 제 3 실시예의 회로구성을 나타낸 도면이다.

도 6 을 참조하면, 본 실시예에서도 클럭드라이버와 입력버퍼 외에 측정용 지연회로인 열 순방향의 지연회로 (11), 측정된 주기의 재현용 지연회로열인 역방향의 지연회로열 (12), 래치지연회로 (13) 를 구비하여 구성된다.

본 발명에서는, 래치지연회로는 명시되어 있지 않지만, 상기 실시예 1 의 설명에서 참조한 도 3 의 래치지연회로 (13) 에서의 측정된 주기의 재현용 지연회로열 (15) 이, 측정된 주기의 재현용 지연회로열 (12) 로 공용되고 있고, 그밖에 측정용 지연회로열 (14) 및 지연회로열 (11), 클럭드라이버 (20) 와 입력버퍼 (22) 분을 측정용 지연회로열 (14) 을 진행한 시점 (td2＋td1) 에서, 역방향의 지연회로 (12) 의 출력단자를 결정하는 스위치열 (17) 및 래치회로열 (16) 을 갖는다.

이 방식 역시, 이 지연회로열 (11) 과 측정된 주기의 재현용 지연회로열 (12) 이 역방향으로 배치되는 방식으로, 지연회로열 (11) 을 클럭펄스가 진행하여, 다음의 클럭펄스가 입력버퍼 (13) 로부터 출력되었을 때에, 전송회로 (트랜스퍼 회로) 를 거쳐 지연회로열 (12) 의 입력으로 전송되는 것으로, 도 11 을 참조하여 설명한 상기 일본 공개특허공보 평8－137091 호에 기재된 방식에 대응한다.

이 때문에, 상기 실시예 1 과 마찬가지로 외부 클럭 (18) 이, 입력버퍼 (19), 지연회로열 (11, 12), 클럭드라이버 (20) 를 통과하여 내부 클럭 (21) 으로서 출력될 때까지 정확히 2 클럭을 필요로 하며 외부 클럭 (18) 과 실질적으로 스큐가 없어진다.

실시예 4

도 7 을 참조하면, 본 실시예에서는 클럭주기 (tcK) 의 측정용 지연회로열 (11) 과 측정된 주기의 재현용 지연회로열 (12) 이 같은 방향으로 배치되는 방식을 이용하고 있다. 지연회로열 (11) 과, 측정된 주기의 재현용 지연회로열 (12) 이 같은 방향으로 배치되는 방식은, 지연회로열 (11) 을 클럭펄스가 진행하여 다음 클럭펄스가 입력버퍼 (13) 로부터 출력되었을 때에 지연회로열 (12) 의 출력을 선택하는 것으로, 도 13 에 나타낸 상기 문헌 (2) (1996, Symp. on VLSI Circ. pp.112 － 113) 에 기재된 방식에 대응한다.

본 실시예에서도 래치지연회로는 명시되어 있지 않지만, 상기 실시예 1 의 설명에서 참조한 도 3 의 래치지연회로 (13) 에서의 측정된 주기의 재현용 지연회로열 (15) 이, 측정된 주기의 재현용 지연회로열 (12) 로 공용되고, 그밖에 측정용 지연회로열 (14) 과, 지연회로열 (11) 과, 클럭펄스가 클럭드라이버 (20) 와 입력버퍼 (22) 분을 측정용 지연회로열 (14) 을 진행한 시점에서 순방향의 지연회로열 (12) 의 입력단자를 결정하는 스위치열 (17) 및 래치회로열 (16) 을 가지며, 또한 클럭주기 (tcK) 의 측정용 지연회로열 (11) 을 진행한 시점에서 순방향의 지연회로열 (12) 의 출력단자를 결정하는 스위치열 (25) 및 래치회로열 (26) 을 갖는다.

실시예 5

본 실시예에서도 클럭주기 (tcK) 의 측정용 지연회로열 (11) 과 측정된 주기의 재현용 지연회로열 (12) 이 같은 방향으로 배치되는 방식을 이용하고 있다. 지연회로열 (11) 과 측정된 주기의 재현용 지연회로열 (12) 이 같게 배치되는 방식은 지연회로열 (11) 을 클럭펄스가 진행하여, 다음의 클럭펄스가 입력버퍼 (13) 로부터 출력되었을 때에 지연회로열 (12) 의 출력을 선택하는 것으로, 도 13 에 나타낸 문헌 [2] (1996 Symp. on VLSI Circ. pp.112－113) 에 기재된 방식에 대응한다.

또, 도 8 을 참조하면, 본 실시예에서는 래치지연회로열은 명시되어 있지 않으나, 상기 실시예 1 의 설명에서 참조한 도 3 의 래치지연회로 (13) 에서의 측정용 지연회로열 (14) 과 측정된 주기의 재현용 지연회로열 (15) 이, 측정용 지연회로열 (11) 과 측정된 주기의 재현용 지연회로열 (12) 로 공용되고, 클럭펄스가 클럭드라이버 (20) 와 입력버퍼 (22) 분을 측정용 지연회로열 (11) 을 진행한 시점 (td2＋td1) 에서 순방향의 지연회로 (12) 의 입력단자를 결정하는 스위치열 (17) 및 래치회로열 (16) 을 가지며, 또한 클럭주기 (tcK) 의 측정용 지연회로열 (11) 을 진행한 시점에서 순방향의 지연회로 (12) 의 출력단자를 결정하는 스위치열 (25) 및 래치회로열 (26) 을 갖는다.

이상 설명한 바와 같이, 본 발명에 의하면 클럭의 주기를 클럭펄스 또는 클럭펄스 에지의 진행시간으로 측정하고, 클럭드라이버의 지연량을 래치회로에서 기억하며, 클럭주기를 측정할 때에 클럭드라이버의 지연량을 포함하여 측정하고, 클럭주기에서 클럭드라이버의 지연량을 제외하고 재현하는 구성으로 함으로써, 클럭드라이버의 더미지연회로를 필요로 하지 않고 ASIC 등의 클럭 지연량이 칩마다 다른 디바이스에도 적용해도 배선의 설계변경마다 클럭드라이버 더미의 설계를 행할 필요 없으며 따라서 작업효율의 향상 및 칩 면적의 유효이용을 도모할 수 있다는 효과를 나타낸다.

또, 본 발명에 의하면 실제적인 클럭드라이버의 지연량을 직접 측정하기 때문에, 사용 중에 디바이스의 온도변화 등에 따라 드라이버의 지연시간이 변화하여도 클럭드라이버의 더미와 원래의 클럭드라이버의 지연량 차이에 따른 스큐 그 자체가 없어져 정밀도, 신뢰성이 현저히 향상된다는 효과를 나타낸다.

Claims

클럭신호를 제어하는 동기지연회로에 있어서,

일정 시간동안 펄스 또는 펄스 에지를 진행시키는 제 1 지연회로열과,

상기 제 1 지연회로중을 펄스 또는 펄스 에지가 진행한 길이와 비례한 길이만큼 펄스 또는 펄스 에지를 통과시킬 수 있는 제 2 지연회로열과,

클럭드라이버중을 클럭펄스가 진행하고 있는 기간을 기억하여 재현하는 회로수단을 갖는 것을 특징으로 하는 동기지연회로.
제 1 항에 있어서, 클럭드라이버와 입력버퍼 외에, 추가로, 신호의 진행방향이 역방향인 2 개의 지연회로열을 구비하고, 일측의 지연회로열을 클럭펄스가 진행하여 상기 클럭드라이버와 상기 입력버퍼분 진행한 시점에서, 역방향의 지연회로열의 출력단자를 결정하고, 상기 일측의 지연회로열을 클럭펄스가 클럭주기분 진행한 시점에서, 상기 역방향의 지연회로열의 입력단자를 결정하는 것을 특징으로 하는 동기지연회로.
제 1 항에 있어서, 클럭드라이버와 입력버퍼 외에, 추가로, 신호의 진행방향이 순방향인 제 1 및 제 2 지연회로열과, 역방향의 지연회로열을 구비하고,

상기 순방향의 제 1 지연회로열을 클럭펄스가 상기 클럭드라이버와 상기 입력버퍼분 진행한 시점에서, 상기 역방향의 지연회로열의 출력단자를 결정하고, 상기 순방향의 제 2 지연회로열을 클럭펄스가 클럭주기분 진행한 시점에서, 상기 역방향의 지연회로열의 입력단자를 결정하는 것을 특징으로 하는 동기지연회로.
제 1 항에 있어서, 클럭드라이버와 입력버퍼 외에, 추가로, 신호의 진행방향이 같은 방향인 제 1 및 제 2 지연회로열을 구비하고, 상기 제 1 지연회로열을 클럭펄스가 상기 클럭드라이버와 상기 입력버퍼분 진행한 시점에서, 상기 제 2 지연회로열의 입력단자를 결정하고, 상기 제 1 지연회로열을 클럭펄스가 클럭주기분 진행한 시점에서, 상기 제 2 지연회로의 출력단자를 결정하는 것을 특징으로 하는 동기지연회로.
제 1 항에 있어서, 클럭드라이버와 입력버퍼 외에, 추가로, 신호의 진행방향이 순방향인 제 1 내지 제 3 지연회로열을 구비하고, 상기 제 1 지연회로열을 클럭펄스가 상기 클럭드라이버와 상기 입력버퍼분 진행한 시점에서, 상기 제 3 지연회로열의 입력단자를 결정하고, 상기 제 2 지연회로열을 클럭펄스가 클럭주기분 진행한 시점에서, 상기 제 3 지연회로의 출력단자를 결정하는 것을 특징으로 하는 동기지연회로.
외부 클럭을 입력버퍼로부터 입력하고, 클럭드라이버에서 출력되는 내부 클럭신호를 상기 외부 클럭과 동기하도록 제어하는 동기지연회로에 있어서,

일정 시간동안 클럭펄스를 진행시키는 제 1 지연회로열과,

상기 제 1 지연회로중을 클럭펄스가 진행한 길이와 비례한 길이 만큼 클럭펄스를 통과시킬 수 있는 제 2 지연회로열을 구비하고,

상기 입력버퍼로부터의 클럭신호 및 상기 클럭드라이버의 출력을 입력하여 상기 클럭드라이버중을 클럭펄스가 진행하고 있는 기간을 기억하고, 상기 입력버퍼로부터의 클럭신호를, 상기 클럭드라이버의 지연시간 (「td2」로 함) 과, 상기 입력버퍼의 지연시간 (「td1」로 함) 을 가산한 지연시간분 지연시켜 상기 제 1 지연회로열에 공급하는 래치지연수단과,

상기 입력버퍼로부터의 클럭신호와 상기 제 2 지연회로열로부터의 출력신호를 전환하여 상기 클럭드라이버로 클럭신호를 공급하는 전환회로를 가지며,

상기 래치지연수단으로부터의 클럭펄스가 상기 제 1 지연회로열을 클럭주기 (tcK) 에서 (td1＋td2) 뺀 시간 tcK－(td1＋td2) 진행한 시점에서, 상기 제 2 지연회로열에 전송입력되고, 상기 제 2 지연회로열에 있어서 tcK－(td1＋td2) 진행하여 출력되며, 상기 전환회로를 통하여 상기 클럭드라이버로 입력되고,

상기 입력버퍼에 입력되는 외부 클럭과 상기 클럭드라이버로부터 출력되는 상기 내부 클럭의 동기를 취하는 것을 특징으로 하는 동기지연회로.
제 6 항에 있어서,

상기 래치지연수단이,

일정 시간동안 클럭펄스를 진행시키는 제 3 지연회로열과,

상기 제 3 지연회로열중을 클럭펄스가 진행한 길이와 비례한 길이 만큼 클럭펄스를 통과시킬 수 있는 제 4 지연회로열을 가지며,

상기 제 3 지연회로열에 상기 클럭드라이버에 공급되는 신호가 입력되고 진행하여 상기 클럭드라이버의 지연시간분 (td2) 진행한 시점에서 그 위치를 기억하고, 상기 제 4 지연회로열의 상기 위치에 대응하는 입력단자를 선택하는 수단을 구비하고,

상기 입력버퍼로부터의 클럭신호가 상기 제 4 지연회로열에 상기 선택한 입력단자로부터 입력되고, 상기 제 4 지연회로열중을 진행하여 출력된 신호가 상기 입력버퍼와 등가인 입력버퍼 더미 (지연시간 (td1)) 를 통하여 상기 제 1 지연회로열로 입력되는 것을 특징으로 하는 동기지연회로.
외부 클럭을 입력버퍼로부터 입력하고, 클럭드라이버에서 출력되는 내부 클럭신호를 상기 외부 클럭과 동기하도록 제어하는 동기지연회로에 있어서,

신호진행방향이 서로 역방향인 제 1 및 제 2 지연회로열을 구비하고,

상기 제 1 지연회로열을 상기 입력버퍼로부터의 클럭펄스가 진행하여 상기 클럭드라이버의 지연시간과 상기 입력버퍼의 지연시간의 가산분 (td2＋td1) 진행한 시점에서, 상기 제 2 지연회로열의 출력단자를 결정하는 수단과,

상기 제 1 지연회로열을 상기 입력버퍼로부터의 클럭펄스가 클럭주기분 (tcK) 진행한 시점에서, 상기 제 1 지연회로열로부터의 클럭펄스가 전송입력되는 상기 제 2 지연회로열의 입력단자를 결정하는 수단을 구비한 것을 특징으로 하는 동기지연회로.
외부 클럭을 입력버퍼로부터 입력하고, 클럭드라이버에서 출력되는 내부 클럭신호를 상기 외부 클럭과 동기하도록 제어하는 동기지연회로에 있어서,

신호진행방향이 순방향인 제 1 및 제 2 지연회로열과, 역방향인 제 3 지연회로열을 구비하고,

상기 순방향의 제 1 지연회로열을, 상기 입력버퍼로부터의 클럭펄스가 상기 클럭드라이버의 지연시간과 상기 입력버퍼의 지연시간의 가산분 (td2＋td1) 진행한 시점에서, 상기 제 3 지연회로열의 출력단자를 결정하는 수단과,

상기 순방향의 제 2 지연회로열을, 상기 입력버퍼로부터의 클럭펄스가 클럭주기분 (tcK) 진행한 시점에서, 상기 제 2 지연회로열로부터의 클럭펄스가 전송입력되는 상기 제 3 지연회로열의 입력단자를 결정하는 수단을 구비한 것을 특징으로 하는 동기지연회로.
외부 클럭을 입력버퍼로부터 입력하고, 클럭드라이버에서 출력되는 내부 클럭신호를 상기 외부 클럭과 동기하도록 제어하는 동기지연회로에 있어서,

신호진행방향이 같은 방향인 제 1 및 제 2 지연회로열을 구비하고,

상기 제 1 지연회로열을, 상기 입력버퍼로부터의 클럭펄스가 상기 클럭드라이버의 지연시간과 상기 입력버퍼의 지연시간의 가산분 (td2＋td1) 진행한 시점에서, 상기 제 2 지연회로열의 입력단자를 결정하는 수단과,

상기 제 1 의 지연회로열을, 상기 입력버퍼로부터의 클럭펄스가 전 (前) 클럭주기분 (tcK) 진행한 시점에서, 상기 제 2 의 지연회로열의 출력단자를 결정하는 수단을 구비한 것을 특징으로 하는 동기지연회로.
외부 클럭을 입력버퍼로부터 입력하고, 클럭드라이버에서 출력되는 내부 클럭신호를 상기 외부 클럭과 동기하도록 제어하는 동기지연회로에 있어서,

신호진행방향이 같은 방향인 제 1 내지 제 3 의 3 개의 지연회로열을 구비하고,

상기 제 1 지연회로를 상기 입력버퍼로부터의 클럭펄스가, 상기 클럭드라이버의 지연시간과 상기 입력버퍼 지연시간의 가산분 (td2＋td1) 진행된 시점에서, 상기 제 3 의 지연회로열의 입력단자를 결정하는 수단,

상기 제 2 지연회로열을 상기 입력버퍼로부터의 클럭펄스가 클럭주기분 (tcK) 진행된 시점에서, 상기 제 3 지연회로의 출력단자를 결정하는 수단을 구비한 것을 특징으로 하는 동기지연회로.