JP2017220063A - 半導体集積回路 - Google Patents

Abstract

【課題】ドライバの特性の異同を利用してクロックスキューの低減とクロック分配機構の低電力化とを両立する。【解決手段】半導体集積回路は、ツリー構造のクロック分配回路を備える半導体集積回路であって、クロック分配回路は第１セグメントと第２セグメントとを含み、第１セグメントは半導体集積回路の回路ブロックにおいてクロック信号を分配する回路であり、第２セグメントは、ツリー構造において、第１セグメントにクロック信号を送信する側にあり、第１セグメントは、それぞれが第１特性を有するよう設計された少なくともひとつのドライバにより構成され、第２セグメントは、それぞれが第１特性とは異なる第２特性を有するよう設計された少なくともひとつのドライバにより構成される。【選択図】図４

Description

本発明は、半導体集積回路に関する。

近年、半導体集積回路の微細化と大規模化が進み、それに合わせて半導体集積回路内の同期回路のクロック分配機構も広域で大規模なものとなってきている。一方、クロック分配機構が大規模になると、クロックの分配先の末端で生じる遅延を揃えることが困難になる。すなわち、大規模なクロック分配機構では、クロックの１周期に占める遅延時間の差（以下、「クロックスキュー」と称す）は比較的広くなる傾向にある。これに対して、例えば特許文献１−３には、クロックスキューを低減させつつクロック分配機構の低電力化を実施する技術が開示されている。

特許文献１には、ドライバの配置や分岐の構造を最適化する方法が記載されている。この方法は遅延時間を揃えて少ないドライバの数でクロックツリーを構成することを目的とする。

特許文献２には、クロックの発振元からの経路が大きく異なるレジスタ間の信号受け渡しを保証しつつ、遅延調整のために挿入されるドライバを削減して消費電力の増加を抑止する方法が記載されている。この方法はクロックゲーティングバッファをどの位置に配置するのが良いかを決定するものである。

特許文献３には、Ｈツリーと呼ばれる遅延調整が容易な構造を基本とし、クロックを分配させる必要のない領域への分岐におけるドライバを削除していく方法が記載されている。Ｈツリーとは、クロックツリーを構成する際にクロックの経路上に遅延時間の同等な複数の中間ノードを設け、逐次クロックツリーの経路遅延を揃えながら分岐させていく方法を実現する構造のひとつである。この方法は、回路の構造とドライバの位置や駆動力とを最適化する方法である。

特開昭６３−２０５７２０号公報 特開２０１３−２５０９５３号公報 特開２０１３−３８１５５号公報

しかしながら、特許文献１−３のいずれにおいても、ドライバの特性については検討されていない。すなわち、ドライバの特性が同じ場合や異なる場合に遅延がどうなるかについては議論されていない。

本発明はこうした課題に鑑みてなされたものであり、その目的は、ドライバの特性の異同を利用してクロックスキューの低減とクロック分配機構の低電力化とを両立できる技術の提供にある。

本発明のある態様は半導体集積回路に関する。この半導体集積回路は、ツリー構造のクロック分配回路を備える半導体集積回路であって、クロック分配回路は第１セグメントと第２セグメントとを含み、第１セグメントは半導体集積回路の回路ブロックにおいてクロック信号を分配する回路であり、第２セグメントは、ツリー構造において、第１セグメントにクロック信号を送信する側にあり、第１セグメントは、それぞれが第１特性を有するよう設計された少なくともひとつのドライバにより構成され、第２セグメントは、それぞれが第１特性とは異なる第２特性を有するよう設計された少なくともひとつのドライバにより構成される。

本発明によれば、ドライバの特性の異同を利用してクロックスキューの低減とクロック分配機構の低電力化とを両立できる。

第１の比較例に係る半導体集積回路の構成を示す模式図。 第１経路における遅延時間と第２経路における遅延時間との違いを示す説明図。 第２の比較例に係る半導体集積回路の構成を示す模式図。 第１の実施の形態に係る半導体集積回路の構成を示す模式図。 クロック構成単位が半導体集積回路に配置された状態を示す配置図。 第１経路における遅延時間と第２経路における遅延時間との違いを示す説明図。 第２の実施の形態に係る半導体集積回路の構成を示す模式図。 第１変形例に係るクロック構成単位が半導体集積回路に配置された状態を示す配置図。 第２変形例に係るクロック構成単位が半導体集積回路に配置された状態を示す配置図。 第３の実施の形態に係る半導体集積回路の構成を示す模式図。 第４の実施の形態に係るクロックツリーの模式図。

以下、図面を参照して実施の形態を説明する。ただし、実施の形態は以下の実施の形態に限定されるものではない。各図面に示される同一または同等の構成要素、部材、処理、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。

（第１の比較例）
半導体集積回路内の同期回路のクロック分配機構を構成するトランジスタの加工精度によって生じる製造後の遅延時間のばらつき（以下、「製造ばらつき」）は、トランジスタの微細化に伴い無視できなくなってきている。微細化の進んだ半導体集積回路では、省電力化の目的で、閾値電圧やチャネル長や電源電圧の違う複数の種類のトランジスタを使い分けていることが多い。一方、複数の種類のトランジスタを使い分けることは、半導体集積回路を製造する際のある工程で異なる製法を使い分けることを意味する。複数の種類のトランジスタのそれぞれは独立な製造ばらつきを示すことから、そのような半導体集積回路では時間応答性のゆらぎの傾向が一様であるという前提が成り立たない。したがって、製造完了時の遅延ばらつきを現実的な時間幅に収めるために、設計段階においてタイミング条件が最も悲観的な状態を考慮しておく必要がある。

これを説明するため、本発明者が独自に想到した構成を第１の比較例として示し、この第１の比較例について検討する。図１は、第１の比較例に係る半導体集積回路８００の構成を示す模式図である。半導体集積回路８００は、半導体集積回路８００の所定の機能を実現する機能ブロックである第１回路ブロック８０１と、別の機能を実現する第２回路ブロック８０２と、それらの回路ブロック８０１、８０２にクロック信号を供給するクロック構成単位８０６と、を備える。

クロック構成単位８０６は多段のツリー構造によるクロック分配方式にしたがい構成される。クロック構成単位８０６は、単一の発振元から送信されるクロックの分配を行う。クロック構成単位８０６はバッファやインバータなどのドライバを含む。ドライバにおけるクロック信号の伝搬遅延は該ドライバの閾値電圧、電源電圧およびチャネル長に依存する。第１の比較例では、ドライバには単一の第１閾値電圧を有するよう設計された第１ドライバ８１０および第１閾値電圧とは異なる単一の第２閾値電圧を有するよう設計された第２ドライバ８１１の２種類が存在する。クロック構成単位８０６は複数の第１ドライバ８１０と複数の第２ドライバ８１１とを含む。それらのドライバ８１０、８１１はクロック構成単位８０６において何ら規則性なく（すなわち、無作為に）混在している。

ここで、「閾値電圧を有するよう設計されたドライバ」は、ドライバが設計上、所定の閾値電圧を有することを意味し、例えば半導体集積回路８００の設計段階で所定の閾値電圧を有するよう定められたドライバを指してもよい。したがって、ある閾値電圧を有するよう設計されたドライバであっても、実際に半導体集積回路上に実装されたそのドライバの閾値電圧は、製造ばらつきにより狙った値から多少外れることがある。しかしながら、第１ドライバ８１０と第２ドライバ８１１とは設計段階から狙いの閾値電圧が異なっているので、製造ばらつきを考慮しても実際の半導体集積回路において容易に区別できる。

第１回路ブロック８０１と第２回路ブロック８０２との間には信号通信があり、第１回路ブロック８０１および第２回路ブロック８０２は同期して動作（符号８１３）する。第１回路ブロック８０１、第２回路ブロック８０２はそれぞれ複数の回路素子８１２を含む。回路素子８１２はクロック構成単位８０６からクロック信号を受信し、受信されたクロック信号に基づいて所定の処理を行う。

図１の第１経路８１４、第２経路８１５のそれぞれにおけるクロック信号の伝搬遅延を考える。図２（ａ）、（ｂ）は、第１経路８１４における遅延時間と第２経路８１５における遅延時間との違いを示す説明図である。図２（ａ）では、第１ドライバ８１０はプロセスａ１で製造され遅延時間はｔａ１であり、第２ドライバ８１１はプロセスａ２で製造され遅延時間はｔａ２（＞ｔａ１）である。半導体集積回路８００の電源電圧はＶａ、温度はＴａである。なお、黒塗りの部分はドライバとドライバとの間の配線に係る遅延時間を表す。第１経路８１４におけるトータルの遅延時間Ｔａ１は第２経路８１５におけるトータルの遅延時間Ｔａ２より大きい。図２（ｂ）では、第１ドライバ８１０はプロセスｂ１で製造され遅延時間はｔｂ１であり、第２ドライバ８１１はプロセスｂ２で製造され遅延時間はｔｂ２（＞＞ｔｂ１）である。半導体集積回路８００の電源電圧はＶｂ、温度はＴｂである。配線に係る遅延時間は図２（ａ）の場合と同じである。第１経路８１４におけるトータルの遅延時間Ｔｂ１は第２経路８１５におけるトータルの遅延時間Ｔｂ２より小さい。

このように、クロックツリーに制限なく混在を許すと、閾値電圧の異なるドライバがどこに何個使われるかが経路により揃わないため、製造後のタイミングの製造ばらつきを予測することが比較的難しくなる。図２（ａ）、（ｂ）の例では、ドライバの配置が同じでも製造プロセスや電源電圧や温度が違うと遅延時間の振る舞いも異なることが示されている。図２（ａ）では第１経路８１４の方が遅延が大きい一方、図２（ｂ）では第１経路８１４の方が遅延が小さい。したがって、半導体集積回路８００の製造後のタイミングの製造ばらつきを予測することは比較的困難であり、大きなタイミングマージンを設ける必要がある。半導体集積回路８００のクロック構成単位８０６をより多段に構成すると、遅延時間の振る舞いはさらに複雑になり、その分より大きなタイミングマージンを設ける必要がある。また、大規模なＬＳＩ（Large Scale Integrated circuit）については、ブロック分割してレイアウトを実施する。したがって、上位のレイアウトに集約した際にブロック毎にクロックの経路におけるドライバの混載比が揃わなくなるため、設計が更に困難になる。

（第２の比較例）
第１の比較例に係るタイミングマージンの増大を避けるために、同期回路のクロックツリーを単一の閾値電圧や駆動電圧を有するドライバにより構成することが考えられる。これを説明するため、本発明者が独自に想到した構成を第２の比較例として示し、この第２の比較例について検討する。図３は、第２の比較例に係る半導体集積回路９００の構成を示す模式図である。半導体集積回路９００は、第１回路ブロック８０１に対応する第１回路ブロック９０１と、第２回路ブロック８０２に対応する第２回路ブロック９０２と、それらの回路ブロック９０１、９０２にクロック信号を供給するクロック構成単位９０６と、を備える。クロック構成単位９０６は図１のクロック構成単位８０６の第２ドライバ８１１を全て第１ドライバ８１０で置き換えた構成を有する。すなわち、クロック構成単位９０６は第１ドライバ８１０のみから構成される。

図３に示される構成では、遅延時間をより正確に予測することができ、その分タイミングマージンを小さくすることができる。一方で、クロック構成単位９０６のドライバの閾値電圧が全て同じになるよう設計するという制限がかかるので、遅延時間以外の半導体集積回路９００の他の側面を犠牲にすることになりうる。例えば、クロック構成単位９０６のうち第１回路ブロック９０１におけるクロック信号の分配を担う部分９１６に含まれるドライバは、他の部分のドライバと同じ閾値電圧を有するよう設計され、選択の余地はない。この閾値電圧が第１回路ブロック９０１の他のトランジスタや素子の閾値電圧と異なる場合、第１回路ブロック９０１の設計や製造がより複雑となりうる。また、そのような自由度のなさは、第１回路ブロック９０１の低消費電力化の障害となりうる。

（第１の実施の形態）
そこで、以下に説明する実施の形態では、製造ばらつきが遅延時間に及ぼす影響を抑えつつ、異なる閾値電圧や電源電圧のドライバの混在を許容することで設計の自由度を高めることができる半導体集積回路を提供する。以降、配線のばらつきについては一様とし、ドライバの製造ばらつきが遅延時間に及ぼす影響を抑えるための半導体集積回路について述べる。

図４は、第１の実施の形態に係る半導体集積回路１００の構成を示す模式図である。半導体集積回路１００は、半導体集積回路１００の所定の機能を実現する機能ブロックである第１回路ブロック１０１と、別の機能を実現する第２回路ブロック１０２と、それらの回路ブロック１０１、１０２にクロック信号を供給するクロック構成単位１０６と、を備える。

クロック構成単位１０６は多段のツリー構造によるクロック分配方式にしたがい構成され、それぞれが少なくともひとつのドライバからなる複数のセグメントすなわちクロック分配回路に分割される。クロック構成単位１０６は、第１クロック分配回路１０３と第２クロック分配回路１０４と第３クロック分配回路１０５とを含む。第１回路ブロック１０１と第２回路ブロック１０２との間には信号通信があり、第１回路ブロック１０１および第２回路ブロック１０２は同期して動作（符号８１３）する。第１回路ブロック１０１、第２回路ブロック１０２はそれぞれ複数の回路素子８１２を含む。

第１クロック分配回路１０３は第１回路ブロック１０１に含まれ、第１回路ブロック１０１においてクロック信号を分配する。第１クロック分配回路１０３は少なくともひとつ（図４の場合、５つ）の第２ドライバ８１１により構成され、ドライバの種類としては第２ドライバ８１１のみを有する。
第２クロック分配回路１０４は第２回路ブロック１０２に含まれ、第２回路ブロック１０２においてクロック信号を分配する。第２クロック分配回路１０４は少なくともひとつ（図４の場合、５つ）の第２ドライバ８１１により構成され、ドライバの種類としては第２ドライバ８１１のみを有する。

第３クロック分配回路１０５は第１クロック分配回路１０３の上位かつ第２クロック分配回路１０４の上位に位置する。第３クロック分配回路１０５は、クロック構成単位１０６のツリー構造において、第１クロック分配回路１０３および第２クロック分配回路１０４の両方にクロック信号を送信する側にある。第３クロック分配回路１０５は少なくともひとつ（図４の場合、５つ）の第１ドライバ８１０により構成され、ドライバの種類としては第１ドライバ８１０のみを有する。すなわち、第３クロック分配回路１０５を構成する第１ドライバ８１０の第１閾値電圧と、第１クロック分配回路１０３や第２クロック分配回路１０４を構成する第２ドライバ８１１の第２閾値電圧と、は設計上異なる。第２クロック分配回路１０４を構成する第２ドライバ８１１は第１クロック分配回路１０３を構成する第２ドライバ８１１と同じまたは同等である。

図５は、クロック構成単位１０６が半導体集積回路１００に配置された状態を示す配置図である。各クロック分配回路１０３、１０４、１０５はツリー構造を有し、クロック信号を分配する回路を構成している。第１クロック分配回路１０３、第２クロック分配回路１０４の第２ドライバ８１１の第２閾値電圧は、第３クロック分配回路１０５の第１ドライバ８１０の第１閾値電圧とは無関係に（すなわち、独立に）選択されてもよい。例えば、第２閾値電圧は第１回路ブロック１０１や第２回路ブロック１０２の低電力化を達成するよう選択されてもよい。

図４の第１経路１１４、第２経路１１５のそれぞれにおけるクロック信号の伝搬遅延を考える。図６（ａ）、（ｂ）は、第１経路１１４における遅延時間と第２経路１１５における遅延時間との違いを示す説明図である。図６（ａ）に示される通り、図２（ａ）と同じ前提において、第１経路１１４におけるトータルの遅延時間Ｔａ１’は第２経路１１５におけるトータルの遅延時間Ｔａ２’より大きい。図６（ｂ）に示される通り、図２（ｂ）と同じ前提において、第１経路１１４におけるトータルの遅延時間Ｔｂ１’は第２経路１１５におけるトータルの遅延時間Ｔｂ２’より大きい。このように、セグメント単位でドライバの閾値電圧を揃えることにより、トランジスタの製造ばらつきに起因する遅延特性の逆転を起こりにくくすることができる。その結果、遅延時間の予測精度を高めてタイミングマージンを小さくすることができる。

本実施の形態に係る半導体集積回路１００によると、第３クロック分配回路１０５のドライバの閾値電圧と第１クロック分配回路１０３のドライバの閾値電圧とが異なることが許容される。したがって、クロック構成単位１０６を構成する際、製造ばらつきや電源電圧の条件に起因する遅延時間のばらつきを小さく抑えつつ、同期関係にある回路ブロックのクロック分配回路が消費する電力を削減することができる。

また、本実施の形態に係る半導体集積回路１００によると、製造ばらつきが遅延時間の予見性に与える影響を抑えつつ、異なる閾値電圧を有するドライバの混在技術を比較的大規模で高速なクロックツリーに適用し、クロックツリーの低電力化を進めることができる。

なお、図５では分かり易くするため、クロック分配回路１０３、１０４、１０５の領域は重ならないよう描かれているが、実際の半導体集積回路の実装ではクロック分配回路１０３、１０４、１０５の領域は重なった状態になることがある。このような配置の状態になった場合でも、本実施の形態に係る技術的思想を適用できる。

（第２の実施の形態）
第１の実施の形態では、第３クロック分配回路１０５の出力のタイミングにとくに制限を設けていないが、第２の実施の形態では、ツリー構造を有する第３クロック分配回路２０５のクロック信号の出力タイミングを揃えるための手段を用いる。

図７は、第２の実施の形態に係る半導体集積回路２００の構成を示す模式図である。半導体集積回路２００は、第１回路ブロック１０１と、第２回路ブロック１０２と、それらの回路ブロック１０１、１０２にクロック信号を供給するクロック構成単位２０６と、を備える。クロック構成単位２０６は、第１クロック分配回路１０３と第２クロック分配回路１０４と第３クロック分配回路２０５とを含む。第３クロック分配回路２０５は、クロック構成単位２０６のツリー構造において、第１クロック分配回路１０３の上位かつ第２クロック分配回路１０４の上位に位置する。

第３クロック分配回路２０５は複数（図７の場合、４つ）の出力ノード２２１を有し、各出力ノード２２１からクロック信号を出力する。第３クロック分配回路２０５は、複数の出力ノード２２１のそれぞれから出力されるクロック信号の遅延が複数の出力ノード２２１の間で同等となるよう構成される。第３クロック分配回路２０５は、少なくともひとつ（図７の場合、５つ）の第１ドライバ８１０と、複数の位相調整回路２２０と、を含む。各位相調整回路２２０は対応する出力ノード２２１に接続され、出力ノード２２１の前段でその出力ノード２２１から出力されるクロック信号の位相を調整する。位相調整回路２２０は、対応する出力ノード２２１から出力されるクロック信号の位相を他の出力ノード２２１から出力されるクロック信号の位相に揃えるよう構成される。

本実施の形態に係る半導体集積回路２００によると、第１の実施の形態に係る半導体集積回路１００によって奏される作用効果と同様の作用効果が奏される。加えて、位相調整回路２２０の作用により、複数の出力ノード２２１のそれぞれから出力されるクロック信号の位相が複数の出力ノード２２１の間で同等となる。したがって、遅延時間のばらつきを考慮すべきクロック分配回路は基本的に第３クロック分配回路２０５より下位のものに絞られるので、遅延時間の予測の精度が向上し、その分タイミングマージンを小さくすることができる。

第２の実施の形態では、複数の出力ノード２２１のそれぞれから出力されるクロック信号の遅延を複数の出力ノード２２１の間で同等とするために位相調整回路２２０を用いる場合について説明したが、これに限られない。例えば、第３クロック分配回路３０５はＨツリー構造を有してもよい。Ｈツリーでは複数のドライバが対称性を有するよう配置され、その結果複数の出力ノード３２１のそれぞれから出力されるクロック信号の遅延が同等になる。

図８は、第１変形例に係るクロック構成単位３０６が半導体集積回路に配置された状態を示す配置図である。図８では、第３クロック分配回路３０５および第１クロック分配回路１０３にＨツリー構造が採用されている。第３クロック分配回路３０５では、一つの第１ドライバ８１０が４つの対称な位置に置かれた第１ドライバ８１０をドライブする。第１クロック分配回路１０３についても同様である。

第１変形例に係るクロック構成単位３０６によると、クロック構成単位３０６を構成する際、クロックツリーの構造を維持したまま中間ノードまでの製造ばらつきや電源電圧の差に起因するタイミングのずれが更に起きにくくなる。

なお、図８ではクロック信号を中継する複数の中間ノードにおける遅延時間が同等になるようなツリー構造の代表例としてＨツリーを構造を説明したが、これに限られない。クロック経路の複数の中間ノードで同等な遅延タイミングを実現する任意の構造または方式が採用されてもよい。

あるいはまた、Ｈツリー構造の代わりにマルチドライブ構造が採用されてもよい。
図９は、第２変形例に係るクロック構成単位４０６が半導体集積回路に配置された状態を示す配置図である。本変形例では、第３クロック分配回路４０５にクロックメッシュ、クロックリング、フィッシュボーンなどのマルチドライブ構造が採用されている。マルチドライブ構造が採用される場合、ほぼタイミングの同等な複数のドライバによって駆動されるクロックノードから、遅延時間の同等なクロック信号が複数の出力ノード４２１のそれぞれに分配される。

第３クロック分配回路４０５は、一つの第１ドライバ８１０で駆動される４つの第１ドライバ８１０が同等な位相および同等な遅延タイミングでリング状のクロックノード４１０を駆動している。複数の出力ノード４２１のそれぞれはクロックノード４１０と接続される。

第２変形例に係るクロック構成単位４０６によると、クロック構成単位４０６を構成する際、スキューの小さなマルチドライブ構造のクロック分配方式を採用する。これにより、中間ノードまでの製造ばらつきや電源電圧の差に起因するタイミングのずれが更に起きにくくなる。
なお、第１クロック分配回路１０３にマルチドライブ構造を採用してもよいし、第２クロック分配回路１０４にＨツリー構造やマルチドライブ構造を採用してもよい。

（第３の実施の形態）
第４の実施の形態では、半導体集積回路５００が第１回路ブロック１０１や第２回路ブロック１０２と同期関係の無い回路ブロックを含む場合を説明する。図１０は、第３の実施の形態に係る半導体集積回路５００の構成を示す模式図である。半導体集積回路５００は、第１回路ブロック１０１と、第２回路ブロック１０２と、第３回路ブロック５１１と、それらの回路ブロック１０１、１０２、５１１にクロック信号を供給するクロック構成単位５０６と、を備える。

クロック構成単位５０６は、第１クロック分配回路１０３と第２クロック分配回路１０４と第３クロック分配回路５０５と第４クロック分配回路５１２とを含む。第３クロック分配回路５０５は、クロック構成単位５０６のツリー構造において、第１クロック分配回路１０３の上位かつ第２クロック分配回路１０４の上位かつ第４クロック分配回路５１２の上位に位置する。第４クロック分配回路５１２は第３回路ブロック５１１に含まれ、第３回路ブロック５１１においてクロック信号を分配する。第４クロック分配回路５１２は少なくともひとつ（図１０の場合、４つ）の第３ドライバ５１５により構成され、ドライバの種類としては第３ドライバ５１５のみを有する。

第１回路ブロック１０１と第２回路ブロック１０２とは同期して動作するが、第３回路ブロック５１１は第１回路ブロック１０１、第２回路ブロック１０２のいずれとも同期しない。したがって、第４クロック分配回路５１２には、他のクロック分配回路と同位相でクロックを供給するという制約がない。第４クロック分配回路５１２を構成する第３ドライバ５１５は単一の第３閾値電圧を有するよう設計され、この第３閾値電圧は第１閾値電圧、第２閾値電圧のいずれとも異なる。第３閾値電圧は、第１閾値電圧や第２閾値電圧とは無関係に（すなわち、独立に）選択されてもよい。例えば、第３閾値電圧は第３回路ブロック５１１の低電力化を達成するよう選択されてもよい。

本実施の形態に係る半導体集積回路５００によると、第１の実施の形態に係る半導体集積回路１００によって奏される作用効果と同様の作用効果が奏される。加えて、製造ばらつきや電源電圧の条件に起因する遅延時間のばらつきを小さく抑えつつ、非同期関係にある回路ブロックのクロック分配回路が消費する電力を削減することができる。

なお、第３クロック分配回路５０５は、第４クロック分配回路５１２と、第１クロック分配回路１０３および第２クロック分配回路１０４と、を容量分離するよう構成されてもよい。

（第４の実施の形態）
第４の実施の形態では、第１から第３の実施の形態のいずれかに係るクロック構成単位が複数あり、さらにこれら複数のクロック構成単位をまとめる上位の分配回路がある場合について説明する。

図１１は、第４の実施の形態に係るクロックツリー７１０の模式図である。クロックツリー７１０では、２つのクロック構成単位１０６、７０１のそれぞれの発振元に対し、上位クロック分配回路７０６からクロック信号を分配する。クロックツリー７１０は、クロック構成単位１０６と、クロック構成単位１０６の構成に準じた構成を有する別のクロック構成単位７０１と、上位クロック分配回路７０６と、を備える。上位クロック分配回路７０６は、クロック構成単位１０６および別のクロック構成単位７０１の両方にクロック信号を送信する側にある。別のクロック構成単位７０１は、３つのクロック分配回路７０２、７０３、７０４と、それらの上位に位置するクロック分配回路７０５と、を含む。３つのクロック分配回路７０２、７０３、７０４のそれぞれが回路ブロックにおいてクロックを分配する機能を有することはクロック構成単位１０６と同様である。また、上位のクロック分配回路７０５を構成するドライバの閾値電圧と、下位のクロック分配回路７０２、７０３、７０４を構成するドライバの閾値電圧と、が異なることもクロック構成単位１０６と同様である。

上位クロック分配回路７０６は、第４閾値電圧を有するよう設計された少なくともひとつ（図１１の場合、５つ）の第４ドライバ７１５により構成される。上位クロック分配回路７０６は、ドライバの種類としては第４ドライバ７１５のみを含む。上位クロック分配回路７０６を構成する第４ドライバ７１５の第４閾値電圧は、クロック構成単位１０６、別のクロック構成単位７０１のいずれとも無関係に選択される。例えば、第４閾値電圧は第１閾値電圧、第２閾値電圧のいずれとも異なる。

本実施の形態に係るクロックツリー７１０を備える半導体集積回路によると、第１の実施の形態に係る半導体集積回路１００によって奏される作用効果と同様の作用効果が奏される。加えて、同期関係にある大規模な回路ブロックに対し、製造ばらつきや電源電圧の条件に起因する遅延時間のばらつきを小さく抑えつつ、クロック分配機構が消費する電力を削減することができる。

以上、実施の形態に係る半導体集積回路の構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１から第４の実施の形態では、閾値電圧に基づいてドライバを区別する場合について説明したが、これに限られず、電源電圧やチャネル長などのドライバの他の特性が使用されてもよい。

第１から第４の実施の形態では、第１クロック分配回路１０３および第２クロック分配回路１０４の両方が少なくともひとつの第２ドライバ８１１により構成される場合について説明したが、これに限られない。例えば、第１クロック分配回路を構成するドライバの閾値電圧と第２クロック分配回路を構成するドライバの閾値電圧とが異なってもよい。

１００ 半導体集積回路、 １０１ 第１回路ブロック、 １０２ 第２回路ブロック、 １０３ 第１クロック分配回路、 １０４ 第２クロック分配回路、 １０５ 第３クロック分配回路。

Claims (10)

1. ツリー構造のクロック分配回路を備える半導体集積回路であって、前記クロック分配回路は第１セグメントと第２セグメントとを含み、
   前記第１セグメントは前記半導体集積回路の回路ブロックにおいてクロック信号を分配する回路であり、
   前記第２セグメントは、前記ツリー構造において、前記第１セグメントにクロック信号を送信する側にあり、
   前記第１セグメントは、それぞれが第１特性を有するよう設計された少なくともひとつのドライバにより構成され、
   前記第２セグメントは、それぞれが前記第１特性とは異なる第２特性を有するよう設計された少なくともひとつのドライバにより構成される半導体集積回路。
2. 前記クロック分配回路はさらに第３セグメントを含み、
   前記第３セグメントは、前記回路ブロックと同期して動作する別の回路ブロックにおいてクロック信号を分配する回路であり、
   前記第２セグメントは、前記ツリー構造において、前記第３セグメントにクロック信号を送信する側にあり、
   前記第３セグメントは、それぞれが前記第２特性とは異なる第３特性を有するよう設計された少なくともひとつのドライバにより構成される請求項１に記載の半導体集積回路。
3. 前記第１特性と前記第３特性とは同等である請求項２に記載の半導体集積回路。
4. 前記クロック分配回路はさらに第４セグメントを含み、
   前記第４セグメントは、前記回路ブロック、前記別の回路ブロックのいずれとも同期しないさらに別の回路ブロックにおいてクロック信号を分配する回路であり、
   前記第２セグメントは、前記ツリー構造において、前記第４セグメントにクロック信号を送信する側にあり、
   前記第４セグメントは、それぞれが前記第１特性とは異なる第４特性を有するよう設計された少なくともひとつのドライバにより構成される請求項３に記載の半導体集積回路。
5. 前記第２セグメントは複数の出力ノードを有し、
   前記第２セグメントは、前記複数の出力ノードのそれぞれから出力されるクロック信号の遅延が前記複数の出力ノードの間で同等となるよう構成される請求項１から４のいずれか１項に記載の半導体集積回路。
6. 前記第２セグメントは、前記複数の出力ノードのうちのひとつの出力ノードと接続された位相調整回路を有し、
   前記位相調整回路は、前記ひとつの出力ノードから出力されるクロック信号の位相を他の出力ノードから出力されるクロック信号の位相に揃えるよう構成される請求項５に記載の半導体集積回路。
7. 前記第２セグメントはＨツリー構造を有する請求項５に記載の半導体集積回路。
8. 前記第２セグメントはマルチドライブ構造を有する請求項５に記載の半導体集積回路。
9. ドライバの特性は閾値電圧および電源電圧のうちの少なくともひとつを含む請求項１から８のいずれか１項に記載の半導体集積回路。
10. 前記クロック分配回路の構成に準じた構成を有する別のクロック分配回路と、
    前記クロック分配回路および前記別のクロック分配回路の両方にクロック信号を送信する側にある上位クロック分配回路と、をさらに備え、
    前記上位クロック分配回路は、それぞれが前記クロック分配回路、前記別のクロック分配回路のいずれとも無関係に選択された第５特性を有するよう設計された少なくともひとつのドライバにより構成される請求項１から９のいずれか１項に記載の半導体集積回路。

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