JP5704795B2 - クロック分配システム、分配方法、それらを利用した集積回路 - Google Patents

Description

本発明は、クロック信号の調整を利用した集積回路、特にＬＳＩの消費電力の管理に関する。

ＬＳＩとして構成されるデジタル回路が、ある論理機能を同期して実行するために、システムクロック信号が使用される。たとえば、ウルトラディープサブミクロン（ＵＤＳＭ）マイクロプロセッサは、論理機能の同期実行のために、システムクロック信号を用いたデジタル回路を採用する。これらのマイクロプロセッサは、１ＧＨｚ、あるいはそれ以上のシステムクロック周波数で動作する。あるＬＳＩ回路のシステムクロック信号は、多くの場合、複数のパスに分岐され、デジタル回路の異なる箇所に提供される。理想的な状態において、デジタル回路の異なる箇所におけるシステムクロック信号は、完全に同一のタイミング特性を示し、その結果、デジタル回路の異なる箇所は、完全に同期して動作する。

図１は、従来のクロック分配回路１０を示す。クロック分配回路１０は、クロック源１２、複数のバッファ１４（たとえばインバータ）、ライン１８Ａ上のクロック信号をＬＳＩチップ上のすべての領域に転送するためのクロック分配ツリー１６を備える。

図２（ａ）を参照する。従来のＬＳＩチップの消費電力を低減するための従来のアプローチは、低速モードオペレーションを利用する。低速モードオペレーションでは、ＬＳＩチップの異なる領域に対して供給されるクロック信号（出力における）を、高速モードオペレーション（短オン時間）におけるオンパルスのパルス幅を維持しながら、その周波数を著しく低減する。言い換えれば、周波数を低減するために、クロック信号のオンパルスを維持しながら、オフパルスが引き延ばされる。短いオン時間を維持する理由は、多くの論理回路（特に動的回路）は、長いオン時間を有するクロック信号が使用されると、適切に動作しないからである。

出力において低速モードクロック信号を生成する第１の方法では、クロック分配ツリー１６の端部においてオフパルスを引き延ばすためにクロック信号１８Ｅをゲーティングする。これはクロックゲート信号２Ａおよび複数のゲート回路（不図示）を用いることで実現される。制御信号２Ａはライン１８Ｅ上のクロック信号の連続する期間中のいくつかのオンパルスをゲーティング（すなわち除去し、あるいはマスクする）するために用いられる。この方法の欠点は、バッファ１４およびクロック分配ツリー１６が高周波クロックをクロック源１２からクロック分配ツリー１６の端部に伝搬させる必要があることである。これは不都合にも、クロック分配回路１０の消費電力が、低速モードと高速モードにおいて同じになってしまうという結果をもたらす。

出力において低速モードクロック信号を生成する第２の方法では、クロック源１２においてクロック信号１８Ａのオフパルスを引き延ばす。これはクロックゲート信号２Ｂ（これはクロックゲート信号２Ａと同様である）を利用して実現され、クロック源１２において単一のゲート回路（不図示）が用いられる。制御信号２Ｂはライン１８Ａ上のクロック信号の連続する期間中のいくつかのオンパルスをゲーティング（すなわち除去し、あるいはマスクする）するために用いられ、その結果、クロック分配回路１０の出力における波形は、図２（ｂ）に示すものと実質的に同じとなる。この第２の方法は、分配回路の消費電力を低減するものであるが、分配回路においてバイアス温度不安定性とも称されるＰＢＴＩ（Positive Bias Temperature Instability）およびＮＢＴＩ（Negative Bias Temperature Instability）劣化を引き起こす（ＰＢＴＩおよびＮＢＴＩは長期的な劣化の問題である）。これらの回路劣化は、ＬＳＩのゲートのある部分が、他のゲートに比べて、負または正のバイアス状態を著しく長い時間受けることにより引き起こされる。具体的にいえば、ライン１８Ａ、１８Ｂ、１８Ｃ等上のクロック信号は、その各周期において、周期の１／１０のオン時間と、９／１０のオフ時間を有する。ライン１８Ａ、１８Ｂ、１８Ｃ等の間の、中間のクロック信号は、その周期の９／１０のオン時間と、１／１０のオフ時間を有する。したがって不都合にも、ＰＢＴＩおよび／またはＮＢＴＩを考慮するために、設計マージンが必要となる。

この観点から、低速モード動作を利用して消費電力を低減する従来の方式は、不十分であるといえる。したがって、この問題を解決する新たな、そしてよりよい解決手段、つまり低速モードと高速モードにおいて、同程度のクロック分配回路の消費電力を必要とせず、ＰＢＴＩおよび／またはＮＢＴＩを引き起こさない手段が望まれている。

本発明のある態様によれば、クロック分配ツリーを介して分配されるクロック信号は、比較的低い周波数（低速モードの間）を有しつつ、各周期において５０％のオン時間、５０％のオフ時間を有する。これらのクロック信号の双対な特性はオフパルスを引き延ばすとともに、比較的広い”ダミーオンパルス”を挿入して各周期のオン時間を長くすることにより実現される。ダミーオンパルスは分配ツリーの端部で取り除かれ、低い周波数（短いオン時間）のクロック信号がＬＳＩの各領域で受信される。その結果、クロック分配回路の消費電力が低減され、ＰＢＴＩ劣化およびＮＢＴＩ劣化を低減できる。

本発明のある態様によれば、クロック信号を集積回路に分配する方法および装置が提供される。この方法、装置は以下を特徴とする。
低速モード動作において、周期ごとに少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号を生成する。
分配クロック信号それぞれを生成する複数の最終段のバッファ回路が終点となるように、分配ツリーを介して第１クロック信号を分配する。
分配クロック信号それぞれから集積回路の少なくとも一部に供給すべき対応する第２クロック信号を生成する。

ある態様の方法、装置は、さらに以下を特徴としてもよい。
分配クロック信号それぞれから、第２オンパルスを周期ごとに除去し、第２クロック信号を生成する。第２クロック信号はそれぞれ、各周期において第１オンパルスの一部を含み、第２オンパルスを含まない。

ノーマルモード動作中、第１クロック信号は、それぞれのオン時間とオフ時間が実質的に等しい、ひとつのオンパルスとひとつのオフパルスを含んでもよい。

本発明のある態様において、集積回路のクロック分配システムが提供される。このクロック分配システムは、低速モード動作において、周期ごと、少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号を生成するクロック回路と、第１クロック信号を分配する複数のバッファ回路であり、分配クロック信号それぞれを生成する複数の最終段のバッファ回路が終点であるクロック分配ツリーを含んでいる複数のバッファ回路と、分配クロック信号を受け、集積回路の少なくともひとつの箇所に対応する第２クロック信号を生成するクロックゲーティング回路と、を備える。第２クロック信号はそれぞれ、各周期において第１オンパルスの一部を含み、第２オンパルスを含まない。

クロック回路は、ノーマルモード動作において、それぞれのオン時間とオフ時間が実質的に等しい、ひとつのオンパルスとひとつのオフパルスを含む第１クロック信号を生成してもよい。

クロック回路は、低速モード動作に応じてゲート制御信号を生成してもよい。クロックゲーティング回路は、クロック回路が低速モード動作中、ゲート制御信号に応じて、分配クロック信号それぞれから、第２オンパルスを周期ごとに除去してもよい。
クロックゲーティング回路は、分配クロック信号それぞれに対して設けられ、対応する分配クロック信号のエッジのタイミングで、ゲート制御信号から得られる値をラッチし、マスク信号を生成するラッチ回路を含んでもよい。マスク信号は対応する分配クロック信号のひとつとゲーティングされ、分配クロック信号それぞれから第２オンパルスが除去されてもよい。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、低消費電力、低劣化が実現できる。

従来の分配ツリーを介してクロック信号が分配される回路の図であり、低速モード動作をインプリメントする他の従来の手法を示す図である。 図２（ａ）、（ｂ）は、図１の回路におけるある信号の関係を示すタイミングチャートである。 図３（ａ）、（ｂ）はそれぞれ、本発明の実施の形態に係る低速モード動作が可能なクロック信号分配回路の回路図、およびゲート制御信号を複数のクロックゲーティング回路に対して伝搬させる代替的なフリップフロップ回路の回路図である。 図３（ａ）の回路におけるある信号の関係を示すタイミングチャートである。 図３（ａ）のクロックゲーティング回路の一部のインプリメントに利用可能な論理回路図である。 図３（ａ）のクロック回路の一部のインプリメントに利用可能な論理回路図である。 図３（ａ）のクロック回路の別の一部のインプリメントに利用可能な論理回路図である。 図３（ａ）のクロック回路の一部のインプリメントに利用可能な論理回路図である。 図５、図６および図７を組み合わせた回路の信号間の関係を示すタイミングチャートである。 図５、図６および図８を組み合わせた回路の信号間の関係を示すタイミングチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図３（ａ）は、第１クロック信号２００をその発生源において分配および分割し、ＬＳＩデジタル回路をはじめとする回路の異なる箇所に、対応する第２クロック信号２０２を供給するクロック分配システム１００の構成を示す図である。クロック分配回路１００はノーマルモード動作中、比較的高い周波数でかつおおよそ５０％のデューティサイクルを有する第１クロック信号２００を生成する。このモードでは、デジタル回路は第２クロック信号２０２が供給されて、高いスループットで動作するが、このような高い動作周波数によって、顕著な消費電力が発生する。クロック分配回路１００は、低速モード動作時において、第２クロック信号２０２を比較的低い周波数でかつ、低いデューティサイクルで提供する。低速動作モードによって、消費電力が著しく減少する。

具体的には、クロック分配回路１００は、クロック回路１０２、分配回路１０４、クロックゲーティング回路１０６を含む。クロック回路１０２は第１クロック信号２００を生成し、それを分配回路１０４に供給する。分配回路１０４は第１クロック信号２００をデジタル回路のさまざまな箇所に伝送、展開（ファンアウト）する。分配回路１０４は、第１クロック信号２００を分配する複数のバッファ回路を含む。複数のバッファ回路は、複数の最終バッファ回路１７が終点となる直列に接続された複数のバッファ１４と並列に接続された複数のバッファ（すなわち分配ツリー）１６を含む。分配回路１０４の終点において、最終段のバッファ回路１７から出力されるクロック信号は分配クロック信号２０４となる。クロックゲーティング回路１０６は、複数のゲート回路１０６Ａ、１０６Ｂ、・・・、１０６Ｈを含み、それぞれのゲート回路１０６ｉは、対応する分配クロック信号２０４の特性を操作する。

ノーマルモード動作中、分配クロック信号２０４は、デジタル回路に送出するために所望の特性（たとえば高い周波数、５０％のデューティサイクル）を予め有しており、したがってクロックゲーティング回路１０６は分配クロック信号２０４の特性を操作することはしない。

低速モード動作中、分配クロック信号２０４は分配および展開のためには望ましいが、デジタル回路への送出という観点からは望ましくない特性を有する。したがって、クロックゲーティング回路１０６は、デジタル回路への送出に先立ち、分配クロック信号２０４の特性を操作する。クロックゲーティング回路１０６のこの機能は、以下に詳細に説明される。

クロック回路１０２は、クロック源回路１１０、クロック制御回路１１２を含む。この回路の区分けは一例にすぎず、本発明を逸脱しない範囲において、多くの変形例がありえることが理解される。クロック源回路１１０は、動作モード（ノーマルモードまたは低速モード）に応じて変化する特性を有する第１クロック信号２００を生成する。ノーマルモード、低速モードはモード制御信号２１０のレベルによって制御される。クロック回路１０２（より具体的にはそのクロック源回路１１０）は、ノーマルモード動作中、それぞれのオン時間とオフ時間が実質的に等しい、ひとつのオンパルスとひとつのオフパルスを含む第１クロック信号２００を生成する。

図４を参照する。クロック源回路１１０は、低速モード動作中、図示の第１クロック信号２００を生成する。具体的には、第１クロック信号２００の特性は、周期ごと、長さの異なる第１、第２オン時間ｔｏｎ１、ｔｏｎ２をそれぞれ有する、少なくとも第１オンパルス２２０、第２オンパルス２２２を含む。したがって分配回路１０４の各行のクロック信号は、回路のいずれの箇所であるとを問わずに、各周期において、おおよそ５０％のトータルオン時間と５０％のトータルオフ時間を有する。

以下で詳述するように、クロック回路１０２のインプリメント形式によって、第１オンパルス２２０は、第２クロック信号２０２に対して望ましいオン時間を有している。一方第２オンパルス２２２は、引き延ばされたオフパルスに挿入された”ダミー”あるいは余計なパルスと捉えることができる。余計なパルス２２２は、第２クロック信号２０２（集積回路のデジタル回路の適切な動作に必要な特性を有する）を生成するために、分配クロック信号２０４から取り除かれるべきものである。クロックゲーティング回路１０６は分配クロック信号２０４を受け、対応する第２クロック信号２０２を生成する。第２クロック信号２０２はそれぞれ、各周期において第１オンパルス２２０の一部を含み、第２オンパルス２２２を含まない。

本質的には、クロックゲーティング回路１０６は「遅延された」ゲートクロック信号２２４に応じて、分配クロック信号２０４の各周期の第２オンパルス２２２を除去する。遅延ゲート制御信号２２４は、直列に接続された複数のフリップフロップ回路１１４から得られる。クロック制御回路１１２はゲートクロック信号２２６を生成し、ゲートクロック信号２２６は複数のフリップフロップ回路１１４に入力される。その代わりに、図３（ｂ）に示すように、遅延ゲート制御信号２２４は、複数のステージにファンアウトされるツリー状に配置された複数のフリップフロップ回路１１４Ａによって分配される複数の遅延ゲート制御信号２２４Ａ、２２４Ｂ、２２４Ｃ、等を含んでもよい。初段のフリップフロップはクロック回路１０２からゲートクロック信号２２６を受け、最終段のフリップフロップ回路１１４Ａは遅延ゲート制御信号２２４Ａ、２２４Ｂ、２２４Ｃのセットを供給する。遅延ゲート制御信号２２４Ａ、２２４Ｂ、２２４Ｃの個数は、ゲート回路１０６Ａ、１０６Ｂ等の個数と一致してもよい。遅延ゲート制御信号２２４Ａ、２２４Ｂ、２２４Ｃ等が複数のクロックゲーティング回路に供給される場合には、遅延ゲート制御信号２２４Ａ、２２４Ｂ、２２４Ｃの個数は、ゲート回路１０６Ａ、１０６Ｂ等の個数と一致しなくてもよい。さらに、クロックゲーティング回路１０６は分配クロック信号２０４を受け、遅延ゲート制御信号２２４Ａ、２２４Ｂ、２２４Ｃ等に応じて各周期の第２オンパルス２２２を除去する。

図５は、クロックゲーティング回路１０６のひとつのインプリメントに利用可能な論理回路図である。クロックゲーティング回路１０６は、分配クロック信号２０４の対応するひとつのエッジに応じて、遅延ゲート制御信号２２４の値をラッチし、マスク信号２３０を生成するフリップフロップのようなラッチ回路１２０を含む。マスク信号２３０は分配クロック信号２０４の対応するひとつとともにゲーティングされ（すなわちＡＮＤゲート１２２によって）、分配クロック信号２０４から第２オンパルス２２２が除去される。その結果、第２クロック信号２０２のひとつが生成される。

クロック制御回路１１２は図６に示される論理回路を用いてインプリメントすることができる。図６に示されるクロック制御回路１１２の具体的なインプリメンテーションは例示であって、当業者によれば、ここでの説明に照らしてその他のさまざまな変形例が存在することが理解できよう。

クロック制御回路１１２は第１の直列接続されたフリップフロップ回路１３０と、ラッチ回路１３２、および第２の直列に接続されたフリップフロップ回路１３４を含む。ラッチ回路１３２はモード制御信号２１０を受け、第１クロック信号２００の第１オンパルス２２０のポジティブエッジと同期したオンパルストレインを含むゲートクロック信号２２６を生成する。第１の直列接続されたフリップフロップ回路１３０はモード制御信号２１０を受け、第１クロック信号２００がクロック端子に供給される。モード制御信号２１０がローレベルのとき、クロック回路１０２は低速モード動作となる。第１の直列接続されたフリップフロップ回路１３０のフリップフロップの個数は、図３（ａ）のフリップフロップ回路１１４のフリップフロップの個数と一致することが好ましい。第２の直列接続されたフリップフロップ回路１３４、好ましくは５０％のデューティサイクルを有する高周波クロック信号ＨＦｃｌｏｃｋがクロック端子に供給され、クロック源回路１１０において第１クロック信号２００の特性（ノーマルモードまたは低速モードによって）を設定するために利用されるソース制御信号２２８を生成する。

クロック源回路１１０Ａは図７に示される論理回路を用いてインプリメントすることができる。図７に示されるクロック源回路１１０Ａの具体的なインプリメンテーションは例示であって、当業者によれば、ここでの説明に照らしてその他のさまざまな変形例が存在することが理解できよう。図示されるクロック源回路１１０Ａは、ソース制御信号２２８を受ける直列接続されたフリップフロップ回路１４０と、高周波クロック信号ＨＦｃｌｏｃｋおよびフリップフロップ回路１４０の対応するフリップフロップそれぞれの出力から得られる入力を受けるゲートの組み合わせと、含む。結果として得られる信号は第１クロック信号２００である。

クロック制御回路１１２（図６）、クロック源回路１１０Ａ（図７）、クロックゲーティング回路１０６（図５）の組み合わせによって形成されるクロック分配回路１００内の各信号の同期（もしくは非同期）関係が図９に示される。

第２の実施の形態に係るクロック源回路１１０Ｂは図８に示される論理回路を用いてインプリメントすることができる。図８に示されるクロック源回路１１０Ｂの具体的なインプリメンテーションは例示であって、当業者によれば、ここでの説明に照らしてその他のさまざまな変形例が存在することが理解できよう。図示されるクロック源回路１１０Ｂは、それぞれがソース制御信号２２８を受ける直列接続された第１、第２のフリップフロップ回路を含む。ゲートの組み合わせは、高周波クロック信号ＨＦｃｌｏｃｋおよび第１、第２のフリップフロップ回路の対応するフリップフロップそれぞれの出力から得られる入力を受ける。結果として得られる信号は第１クロック信号２００である。

クロック制御回路１１２（図６）からわずかに変形した回路、クロック源回路１１０Ｂ（図８）、クロックゲーティング回路１０６（図５）の組み合わせによって形成されるクロック分配回路１００内の各信号の同期（もしくは非同期）関係が図１０に示される。

本明細書において説明した方法あるいは装置はたとえば、現在において利用可能であり、あるいは将来において開発される標準的なデジタル回路、アナログ回路、マイクロプロセッサ、デジタル信号処理回路、ソフトウェアやファームウェアを実行可能なプロセッサ、プログラム可能なデジタル機器やシステム、プログラム可能なアレイ論理デバイス、あるいはこれらの組み合わせなどの公知の技術を利用することにより実現される。本発明のある実施の形態はＬＳＩ回路内のデジタル回路として具現化されてもよい。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

１０…クロック分配回路、１２…クロック源、１４…バッファ、１６…クロック分配ツリー、１７…バッファ回路、１００…クロック分配回路、１０２…クロック回路、１０４…分配回路、１０６…クロックゲーティング回路、１１０…クロック源回路、１１２…クロック制御回路、１１４…フリップフロップ回路、１２０…ラッチ回路、１３０…フリップフロップ回路、１３２…ラッチ回路、１３４…フリップフロップ回路、１４０…フリップフロップ回路、２００…第１クロック信号、２０２…第２クロック信号、２０４…分配クロック信号、２１０…モード制御信号、２２０…第１オンパルス、２２２…第２オンパルス、２２４…遅延ゲート制御信号、２２６…ゲートクロック信号、２２８…ソース制御信号、２３０…マスク信号。

Claims (12)

1. 低速モード動作において、周期ごとに少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、前記第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号を生成するクロック回路と、
   前記第１クロック信号を分配する複数のバッファ回路であり、分配クロック信号それぞれを生成する複数の最終段のバッファ回路が終点であるクロック分配ツリーを含んでいる複数のバッファ回路と、
   前記分配クロック信号を受け、本集積回路の少なくともひとつの箇所に対応する第２クロック信号を生成するクロックゲーティング回路と、
   を備え、
   前記第２クロック信号はそれぞれ、各周期において前記第１オンパルスの一部を含み、前記第２オンパルスを含まないことを特徴とする集積回路。
2. 集積回路のクロック分配システムであり、
   低速モード動作において、周期ごとに少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、前記第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号を生成するクロック回路と、
   前記第１クロック信号を分配する複数のバッファ回路であり、分配クロック信号それぞれを生成する複数の最終段のバッファ回路が終点であるクロック分配ツリーを含んでいる複数のバッファ回路と、
   前記分配クロック信号を受け、前記集積回路の少なくともひとつの箇所に対応する第２クロック信号を生成するクロックゲーティング回路と、
   を備え、
   前記第２クロック信号はそれぞれ、各周期において前記第１オンパルスの一部を含み、前記第２オンパルスを含まないことを特徴とするシステム。
3. 前記クロック回路は、ノーマルモード動作において、それぞれのオン時間とオフ時間が実質的に等しい、ひとつのオンパルスとひとつのオフパルスを含む前記第１クロック信号を生成することを特徴とする請求項２に記載のシステム。
4. 前記クロック回路は、低速モード動作に応じてゲート制御信号を生成し、
   前記クロックゲーティング回路は、前記クロック回路が低速モード動作中、前記ゲート制御信号に応じて、前記分配クロック信号それぞれから、前記第２オンパルスを周期ごとに除去することを特徴とする請求項２に記載のシステム。
5. 前記クロックゲーティング回路は、前記分配クロック信号それぞれに対して設けられ、対応する前記分配クロック信号のエッジのタイミングで、前記ゲート制御信号から得られる値をラッチし、マスク信号を生成するラッチ回路を含み、
   前記分配クロック信号それぞれは、前記マスク信号によってゲーティングされ、それぞれから前記第２オンパルスが除去されることを特徴とする請求項４に記載のシステム。
6. 直列に接続された複数のフリップフロップをさらに備え、初段のフリップフロップは前記クロック回路から前記ゲート制御信号を受け、最終段のフリップフロップは遅延された前記ゲート制御信号を生成し、前記ラッチ回路は、遅延された前記ゲート制御信号の値をラッチすることを特徴とする請求項５に記載のシステム。
7. 複数のステージを有するツリー状に接続された複数のフリップフロップをさらに備え、初段のフリップフロップは前記クロック回路から前記ゲート制御信号を受け、最終段のフリップフロップは遅延された前記ゲート制御信号の組を生成し、前記ラッチ回路は、遅延された前記ゲート制御信号の値をラッチすることを特徴とする請求項５に記載のシステム。
8. 前記クロック回路は、前記ゲート制御信号に加えてソース制御信号を生成するよう構成され、
   直列に接続された複数の第１フリップフロップであり、初段の前記第１フリップフロップにモード制御信号が入力され、２段目以降の前記第１フリップフロップはそれぞれ、前段からの信号を前記第１クロック信号のエッジのタイミングでラッチする複数の第１フリップフロップと、
   前記ゲート制御信号を反転する第１インバータと、
   前記第１インバータの出力信号と前記モード制御信号との論理和を生成する第１ＯＲゲートと、
   前記第１ＯＲゲートの出力信号を、前記第１クロック信号のエッジのタイミングでラッチし、前記ゲート制御信号として出力する第２フリップフロップと、
   複数の第１フリップフロップの最終段の出力信号を反転する第２インバータと、
   交互に直列に接続された複数の第１ＡＮＤゲートおよび第３フリップフロップのペアを含み、前記第３フリップフロップはそれぞれ、前段の前記第１ＡＮＤゲートからの信号を、高周波クロックのエッジのタイミングでラッチし、前記第１ＡＮＤゲートはそれぞれ、前段の第３フリップフロップからの信号と前記第２インバータの出力信号の論理積を生成する複数の第３フリップフロップおよび第１ＡＮＤゲートのペアと、
   前記ソース制御信号と最終段の前記第１フリップフロップの出力信号の論理積を生成する第２ＡＮＤゲートと、
   前記第２ＡＮＤゲートの出力信号と、最終段の前記第３フリップフロップの出力信号の論理和を生成する第２ＯＲゲートと、
   前記第２ＯＲゲートの出力信号を高周波クロック信号のエッジのタイミングでラッチし、前記ソース制御信号を生成するとともに、初段の前記第１ＡＮＤゲートに供給する第４フリップフロップと、
   を含み、
   前記モード制御信号は前記クロック回路が低速モード動作すべきときローレベルをとり、前記ソース制御信号は前記第１クロック信号を生成するために利用されることを特徴とする請求項４に記載のシステム。
9. 前記クロック回路は、
   前記高周波クロック信号を反転する第３インバータと、
   直列に接続された複数の第５フリップフロップであり、初段の前記第５フリップフロップに前記ソース制御信号が入力され、奇数段目の前記第５フリップフロップはそれぞれ、前段からの信号を前記第３インバータからの反転された前記高周波クロック信号のエッジのタイミングでラッチし、偶数段目の前記第５フリップフロップはそれぞれ、前段からの信号を非反転の前記高周波クロック信号のエッジのタイミングでラッチする複数の第５フリップフロップと、
   初段の前記第５フリップフロップの出力と前記高周波クロック信号の論理積を生成する第３ＡＮＤゲートと、
   ２段目の前記第５フリップフロップの出力を反転する第４インバータと、
   最終段を含む連続する複数の前記第５フリップフロップの出力の論理和を生成する第３ＯＲゲートと、
   前記第３ＯＲゲートの出力と前記第４インバータの出力の論理積を生成する第４ＡＮＤゲートと、
   前記第３ＡＮＤゲートの出力と前記第４ＡＮＤゲートの出力の論理和を前記第１クロック信号として出力する第４ＯＲゲートと、
   を含むことを特徴とする請求項８に記載のシステム。
10. 前記クロック回路は、
    前記高周波クロック信号を反転する第５インバータと、
    直列に接続された複数の第６フリップフロップであり、初段の前記第６フリップフロップに前記ソース制御信号が入力され、２段目以降の前記第６フリップフロップはそれぞれ、前段からの信号を前記第５インバータからの反転された前記高周波クロック信号のエッジのタイミングでラッチする複数の第６フリップフロップと、
    前記複数の第６フリップフロップのいくつかからの出力の論理和を生成する第４ＯＲゲートと、
    前記第４ＯＲゲートの出力と前記高周波クロック信号の論理積を生成する第５ＡＮＤゲートと、
    前記ソース制御信号を反転する第６インバータと、
    前記ソース制御信号を前記高周波クロック信号のエッジのタイミングでラッチする第７フリップフロップと、
    前記第７フリップフロップの出力と前記第６インバータの出力の論理積を生成する第６ＡＮＤゲートと、
    直列に接続された複数の第８フリップフロップであり、初段の前記第８フリップフロップに前記第６ＡＮＤゲートの出力が入力され、２段目以降の前記第８フリップフロップはそれぞれ、前段からの信号を前記高周波クロック信号のエッジのタイミングでラッチする複数の第８フリップフロップと、
    最終段を含む連続する複数の前記第８フリップフロップの出力の論理和を生成する第５ＯＲゲートと、
    前記第５ＡＮＤゲートの出力と前記第５ＯＲゲートの出力の論理和を前記第１クロック信号として出力する第６ＯＲゲートと、
    を含むことを特徴とする請求項８に記載のシステム。
11. 集積回路にクロック信号を分配する方法であり、
    低速モード動作において、周期ごとに少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、前記第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号を生成するステップと、
    複数の最終段のバッファ回路が終点となる分配ツリーを介して前記第１クロック信号を分配し、複数の最終段のバッファ回路により分配クロック信号それぞれを生成するステップと、
    前記分配クロック信号それぞれから、前記第２オンパルスを周期ごとに除去して、前記集積回路の少なくとも一部に供給すべき対応する第２クロック信号を生成するステップと、
    を備え、
    前記第２クロック信号はそれぞれ、各周期において前記第１オンパルスの一部を含み、前記第２オンパルスを含まないことを特徴とする方法。
12. ノーマルモード動作において、それぞれのオン時間とオフ時間が実質的に等しい、ひとつのオンパルスとひとつのオフパルスを含む前記第１クロック信号を生成するステップをさらに備えることを特徴とする請求項１１に記載の方法。