JP2007300290A - クロック分配回路 - Google Patents

Abstract

【課題】電源回路を簡素化し、小規模化することができるクロック分配回路を提供することを目的とする。
【解決手段】本発明に係るクロック分配回路は、入力されたクロックを分配するためのクロック分配回路１２であって、クロックが入力される第１段のクロックバッファ１２２と、第１段のクロックバッファ１２２と直列に接続され、第１段のクロックバッファ１２２へのクロックの入力を制御する第１段のクロックマスク１２１と、第１段のクロックバッファ１２２に直列に接続され、第１段のクロックマスク１２１から出力されたクロックが入力される第２段のクロックバッファ１２４と、第１段のクロックバッファ１２２と第２段のクロックバッファ１２４とに直列に接続され、第２段のクロックバッファ１２４へのクロックの入力を制御する第２段のクロックマスク１２３とを備えたものである。
【選択図】 図２

Description

本発明は、クロック分配回路に関する。

従来から、クロック分配回路には、一括駆動方式、クロックツリー方式、あるいは、これらを混在させた方式が用いられている。一括駆動方式では、クロックバッファからフリップフロップ等に直接接続され、クロックが入力される。この一括駆動方式では一般に、遅延の削減や配線のエレクトロマイグレーションに対する信頼性を向上させるために、集積回路上のクロックバッファの出力に近い側の配線幅が太く設計されている。これに対して、クロックツリー方式では、クロックバッファがツリー状に構成され、集積回路上で分散して配置されている。このようなクロックツリー方式のクロック分配回路が、特許文献１に開示されている。

クロック分配回路では、チップ内のタイミング設計に影響するスキュー、チップ間のタイミング設計に影響する遅延が重要な要素であり、これらスキューと遅滞の削減が重要な課題である。クロックツリー方式では、一括駆動方式に比べてスキューの調整が簡単であり、また集積回路として設計しやすい。そのため、ＡＳＩＣではクロックツリー方式が主に採用されている。このような遅延の発生やスキューのばらつき等、クロックのタイミングの改善を図るクロック分配回路の一例が、図４に示されている。

図４に示すように、従来のクロック分配回路９００では、クロックが入力されるルート側にクロックマスク９１１が接続され、クロックバッファ９１２がクロックマスク９１１に接続されている。このクロックバッファ９１２と機能ブロック９１３との間には、並列に接続されたクロックバッファ９１４，９１５が接続されている。これと同様のクロックツリー構造がクロックマスク９２１，・・・、クロックバッファ９２２〜９２５，・・・によって構成されている。また、クロックマスク９１１，９２１，・・・それぞれには、マスクの解除を制御するための制御信号mskb00，mskb01が入力されている。

図５に示すように、時刻ｔ１のクロックclkinが立ち下がるタイミングで、制御信号mskb00がクロックマスク９１１に入力される。クロックマスク９１１は、この制御信号mskb01に基づいてＯＮされ、クロックバッファ９１２を駆動させる。クロックバッファ９１２は、これに応じてクロックclkmを出力し、クロックバッファ９１４，９１５を駆動させる。駆動しているクロックバッファ９１４，９１５は、機能ブロック９１３に対してクロックclkoutを入力する。
特開２００１−３１９９７５号公報

クロック分配回路９００では、クロックマスク９１１，９２１，・・・のように、クロックツリー構造における各ブランチのルート側の一箇所においてクロックがマスクされる。そのため、クロックマスク９１１，９２１，・・・がＯＮ／ＯＦＦした時に電流変化量が大きくなる。それ故、このクロックマスク９１１，９２１，・・・のＯＮ／ＯＦＦのラッシュ電流に十分対応することができるように、外部電源を設計する必要がある。
このように、従来のクロック分配回路では、ルート側の一箇所でクロックをマスクするため、電源回路が複雑に構成され、大規模化するという問題点があった。

本発明に係るクロック分配回路は、入力されたクロックを分配するためのクロック分配回路であって、前記クロックが入力される第１のクロックバッファと、当該第１のクロックバッファと直列に接続され、前記第１のクロックバッファへのクロックの入力を制御する第１のクロックマスクと、当該第１のクロックバッファに直列に接続され、前記第１のクロックマスクから出力されたクロックが入力される第２のクロックバッファと、前記第１のクロックバッファと第２のクロックバッファとに直列に接続され、前記第２のクロックバッファへのクロックの入力を制御する第２のクロックマスクとを備えたものである。
このような構成においては、クロックツリー構造を有するクロック分配回路に多段階で設けられたクロックマスクによって、ルート側から末端に向かってバッファを段階的に駆動させることができる。それ故、クロックマスクのＯＮ／ＯＦＦにともなって流れるラッシュ電流の電流変化量を低減することができるので、電源回路を小規模化することができる。

本発明に係る半導体集積回路は、クロックを出力するクロック出力回路と、当該クロック出力回路から出力されたクロックを分配するためのクロック分配回路と、前記クロック出力回路及び前記クロック分配回路の動作制御する制御回路とを有する半導体集積回路であって、前記クロック分配回路は、前記クロック出力回路から入力されたクロックが入力される第１のクロックバッファと、当該第１のクロックバッファと直列に接続され、前記第１のクロックバッファへのクロックの入力を制御する第１のクロックマスクと、当該第１のクロックバッファに直列に接続され、前記第１のクロックマスクから出力されたクロックが入力される第２のクロックバッファと、前記第１のクロックバッファと第２のクロックバッファとに直列に接続され、前記第２のクロックバッファへのクロックの入力を制御する第２のクロックマスクとを備え、前記制御回路は、前記第１のクロックマスクの動作に応じて、前記第２のクロックマスクを制御するものである。
このような構成においては、クロックツリー構造を有するクロック分配回路に多段階で設けられたクロックマスクによって、ルート側から末端に向かってバッファを段階的に駆動させることができる。それ故、クロックマスクのＯＮ／ＯＦＦにともなって流れるラッシュ電流の電流変化量を低減することができるので、電源回路を小規模化することができる。

本発明に係るクロック分配方法は、入力してクロックを分配するための方法であって、前記入力されたクロックを第１のクロックバッファに入力するステップと、前記第１のクロックバッファが前記入力されたクロックを出力するステップと、当該第１のクロックバッファに前記クロックが入力されるのに応じて、前記第１のクロックバッファから出力されたクロックを第２のクロックバッファに入力するステップとを備えたものである。
このような構成においては、クロックツリー構造を有するクロック分配回路に多段階で設けられたクロックマスクによって、ルート側から末端に向かってバッファを段階的に駆動させることができる。それ故、クロックマスクのＯＮ／ＯＦＦにともなって流れるラッシュ電流の電流変化量を低減することができるので、電源回路を小規模化することができる。

本発明によれば、電源回路を小規模化することができるクロック分配回路、半導体集積回路及びクロック分配方法を提供することができる。

以下、本発明を実施するための最良の形態について図を参照しながら説明する。
まず、図１を用いて、本発明に係る半導体集積回路の全体構成について説明する。図１は、この半導体集積回路の一構成例を示す模式図である。図１に示すように、本発明に係る半導体集積回路１は、クロック発振回路１１、クロック分配回路１２、機能ブロック１３１，１３２，・・・、制御回路１４を有する。
クロック発振回路１１は、システムの動作を同期させるためのクロックを出力する回路であり、水晶発振器やセラミック発信器、増幅回路等から構成されている。
クロック分配回路１２は、後に詳細に説明するように、クロックを各機能ブロック１３１，１３２，・・・に分配する回路であり、各種トランジスタから構成されている。クロック分配回路１２は、クロックツリー構造を有する。
機能ブロック１３１，１３２，・・・はそれぞれ、フリップフロップ等から構成され、所定の機能を行う回路である。
制御回路１４は、各種回路の動作制御を行う回路である。

続いて、図２を用いて、本発明に係るクロック分配回路１２の構成について具体的に説明する。本発明に係るクロック分配回路１２は、多段状のクロックツリー構造を有し、入力されたクロックを複数段に亘ってマスクするものである。
図２の回路図に、本発明に係るクロック分配回路の一構成例が示されている。図２には、２段構成を有するクロック分配回路１２について説明するが、多段構成を有するクロック分配回路１２もまた同様に構成される。具体的には、多段構成のクロック分配回路１２では、各段におけるクロックバッファそれぞれに対して、クロックが入力される側にクロックマスクが接続されている。

図２に示すように、本発明に係るクロック分配回路１２は、第１段に設けられたクロックマスク１２１とクロックバッファ１２２に加え、第２段にクロックマスク１２３とクロックバッファ１２４，１２５を有する。
なお、以下では、クロックマスクを単にマスク、クロックバッファを単にバッファと略す。また、第１段のクロックマスク１２１とクロックバッファ１２２を第１段マスク１２１、第１段バッファ１２２と略し、第２段のクロックマスク１２３とクロックバッファ１２４，１２５を第２段マスク１２３、第２段バッファ１２４，１２５と略す。

第１段マスク１２１は、ここで説明するクロック分配回路１２が２段構造を有するため、クロックツリー構造における最もルート側すなわちクロック発振回路１１側に接続されたマスクである。この第１段マスク１２１は、クロック分配回路１２とともに、制御回路１４に接続されている。

第１段バッファ１２２は、２段構造のクロック分配回路１２では、クロックツリー構造における最もルート側すなわちクロック発振回路１１側に接続されたマスクである。この第１段バッファ１２２は、第１段マスク１２１に直列に接続されている。

第２段マスク１２３は、２段のクロックツリー構造における最も末端側すなわち機能ブロック１３１側に接続されたマスクである。この第２段マスク１２３は、第１段バッファに直列に接続され、それとともに第２段における複数の各マスクと並列に接続されている。これら複数のマスクから構成された第２段マスク群１２０は、クロック分配回路１２の中間マスク回路として機能する。

第２段バッファ１２４は、２段のクロックツリー構造における最も末端側すなわち機能ブロック１３１側に接続されたバッファである。この第２段バッファ１２４は、第２段マスク１２３に直列に接続され、それとともに機能ブロック１３１に直列に接続されている。また、第２段バッファ１２４は、第２段における複数のバッファと並列に接続されている。

図２に示すように、これらマスク１２１，１２３、バッファ１２２，１２４，１２５は、クロックツリー構造におけるルートから分岐した大きなブランチを構成する。クロック分配回路１２は、このブランチに加え、マスク２２１，２２３、バッファ２２２，２２４，２２５によって構成されたルートから分岐したブランチ等を有する。これら他のブランチについても上記のブランチと同様であるから、ここではその詳細な説明を省略する。

次に、本発明に係る半導体集積回路１の動作について説明する。
まず、図１を適宜参照しながら、本発明に係る半導体装置１の全体動作について説明する。
半導体集積回路１では、電源回路から各回路に対して電力が供給されると、各回路は動作を開始する。制御回路１４は、クロック発振回路１１に対して、クロックを出力するための制御信号を入力する。クロック発振回路１１は、これに応じてクロックclkinをクロック分配回路１２に入力する。それとともに、制御回路１４は、クロック分配回路１２に対してクロックを分配するための制御信号mskb00，mskb01，mskb10，mskb11，・・・を入力する。クロック分配回路１２は、この制御信号mskb00，mskb01，mskb10，mskb11，・・・に基づいて、クロックを分配するタイミングを調整する。クロック分配回路１２は、クロック出力のタイミングを調整しながら各機能ブロック１３１，１３２，・・・に対してクロックclkoutを入力する。機能ブロック１３１，１３２，・・・は、クロックclkoutに同期して各種機能を実行する。

続いて、図２を適宜参照しながら、本発明に係るクロック分配回路１２の動作について詳細に説明する。ここでは、マスク１２１，１２３、バッファ１２２，１２４，１２５によって構成されたブランチを用いて説明するが、他のブランチについても同様であり、その説明を省略する。
図２に示すように、クロック発振回路１１が第１段マスク１２１に対してクロックclkinを入力すると、第１段マスク１２１は、この入力されたクロックclkinの出力制御を行う。詳細には、制御回路１４が第１段マスク１２１に対して制御信号mskb00を入力し、第１段マスク１２１は、この制御信号mskb00に基づいて機能ブロック１３１側の第１段バッファ１２２にクロックclkinを出力する。

第１段バッファ１２２は、第１段マスク１２１からクロックclkinが入力されるのに応じて駆動する。第１段バッファ１２２は、このクロックclkinの遅延やスキュー等のタイミング調整を行い、機能ブロック１３１側の第２段バッファ１２５にクロックclkmを出力する。詳細には、第１段バッファ１２２から出力されたクロックclkmは２経路に分岐され、第２段バッファ１２５に入力される。第２段バッファ１２５もまた、第１段バッファ１２２と同様に各種クロックのタイミング調整を行い、第２段マスク１２３にクロックclkmを入力する。

第２段マスク１２３は、この入力されたクロックclkmの出力制御を行う。詳細には、第２段マスク１２２は、制御回路１４によって入力された制御信号mskb10に基づいて、機能ブロック１３１側の第２段バッファ１２４にクロックclkmを出力する。第２段バッファ１２４は、第２段バッファ１２５と同様に各種クロックのタイミング調整を行い、機能ブロック１３１にクロックclkoutを入力する。
ここで、制御信号mskb10，mskb00は独立の制御信号である。従って、制御部１４は、第１段マスク１２１と第２段マスク１２３とを独立に制御し、これらは独立にクロックclkin，clkmの出力制御を行っている。

さらに続いて、図３を用いて、本発明に係るクロック分配回路１２の動作について具体的に説明する。図３は、クロック分配回路１２のクロック出力のタイミングを示すタイミングチャートである。
図３に示すように、クロックclkinが第１段マスク１２１に順次入力されているとする。タイミングt０に、第１段マスク１２１に入力される制御信号mskb00がディセーブルからイネーブルに切り替わる。第１段マスク１２１は、これに応じてＯＮされ、クロックclkinの出力マスクが解除される。第１段マスク１２１は、第１段バッファ１２２にクロックclkinを入力して第１段バッファ１２２を駆動させる。このとき、第２段マスク１２３に入力される制御信号mskb10がディセーブルである。そのため、第１段バッファ１２２が第２段バッファ１２５、第２段マスク１２３にクロックclkmを入力するが、第２段マスク１２３は駆動していない。そのため、タイミングｔ０〜ｔ１では、第１段バッファ１２２、第２段バッファ１２５において電流消費が開始し、電流消費量Iddが徐々に増加した後に一定の消費量Idd1となる。

タイミングt１に、第２段マスク１２３に入力される制御信号mskb10がディセーブルからイネーブルに切り替わる。第２段マスク１２３は、これに応じてＯＮされ、クロックclkmの出力マスクが解除される。第２段マスク１２３は、第２段バッファ１２４にクロックclkmを入力して第２段バッファ１２４を駆動させる。第２段バッファ１２４がクロックclkoutを出力することによって、機能ブロック１３１の機能を実行する。その後、タイミングt３まで、制御信号mskb00，mskb10がイネーブルの状態を保つので、第１段バッファ１２２、第２段バッファ１２４，１２５は駆動を継続させる。

タイミングｔ１〜ｔ２では、第１段バッファ１２２、第２段バッファ１２４，１２５において電流消費が開始し、電流消費量Iddが一定の消費量Idd1から徐々に増加した後に一定の消費量Idd2となる。このとき、消費量Idd2は、３種類のバッファ１２２，１２４，１２５における消費量であるため、２種類のバッファ１２２，１２５における消費量Idd1よりも大きい。このように、第１段バッファ１２２、第２段バッファ１２４，１２５を駆動するまでの間に、電流消費量は２段階で増加する。

タイミングt３に、第２段マスク１２３に入力される制御信号mskb10がイネーブルからディセーブルに切り替わる。第２段マスク１２３は、これに応じてＯＦＦされ、クロックclkmの出力をマスクする。第２段マスク１２３は、第２段バッファ１２４の駆動を停止させる。このとき、第１段マスク１２１に入力される制御信号mskb00がディセーブルの状態を維持しているため、第１段バッファ１２２は駆動している。そのため、タイミングｔ３〜ｔ４では、第２段バッファ１２４における電流消費が停止し、電流消費量Iddが一定の消費量Idd2から徐々に減少した後に一定の消費量Idd1となる。

タイミングt４に、第１段マスク１２１に入力される制御信号mskb00がイネーブルからディセーブルに切り替わる。第１段マスク１２１は、これに応じてＯＦＦされ、クロックclkinの出力をマスクする。第１段マスク１２１は、第１段バッファ１２２の駆動を停止させる。これによって、全てのバッファ１２２，１２４，１２５の駆動が停止する。これによって、全てのバッファ１２２，１２４，１２５における電流消費が停止するので、電流消費量Iddが一定の消費量Idd1から徐々に減少した後になくなる。

以上のように、本発明に係る半導体集積回路１では、クロックツリー構造を有するクロック分配回路に多段階でクロックマスクを設け、各段のクロックマスクを段階的に独立に駆動させる。詳細には、クロックツリー構造におけるルートから末端に向かってマスクの解除を制御することによって、ルート側から末端に向かってバッファを段階的に駆動させる。これによって、クロックマスクのＯＮ／ＯＦＦにともなって流れるラッシュ電流の電流変化量を低減することができる。具体的には、電力消費量Iddを一度に消費量Idd2まで上昇させるのではなく、いったん消費量Idd1に上昇させた後に消費量Idd2まで上昇させる。そのため、電力消費量Iddの変化が急峻とならず、段階的に徐々に変化させることができる。従って、時間当たりの電流変化量が大きくならないので、電流回路を簡素化し、小規模化することができる。

従来から、消費電力を削減するためにクロックマスク１２１を用いたクロック分配回路が採用されている。このクロック分配回路では、クロック停止状態からシステム動作周波数が一気に供給される。そのため、装置セットの電源回路は、最大電流量だけでなく、クロックが供給されたときの電流変化量に耐えられる応答能力が得られるように設計される。本発明のクロック分配回路では、クロックマスクのＯＮ／ＯＦＦにともなって流れるラッシュ電流を緩和することができるので、装置セットの電源回路を簡素化することができ、小規模化することが可能となる。

さらになお、本実施形態では、各段それぞれに一組のクロックマスク１２１，１２３を直列に接続したが、これに限らず、許容できる電流変化に応じて各段に複数のクロックを接続してもよい。またなお、本実施形態では、クロックマスク１２３がクロックバッファ１２４とクロックバッファ１２５との間に直列に接続されているが、これに限らず、クロックマスクとクロックバッファとの接続順序を変更することが可能である。例えば、クロックマスク１２３、クロックバッファ１２５、クロックバッファ１２４の順に直列に接続することができる。また、機能ブロック１３１，１３２，・・・をさらに複数の機能ブロックから構成することができる。この場合にもまた、これら複数の機能ブロック内に、本発明に係るクロック分配回路と同様に、複数段に亘ってクロックマスクを設けることができる。この場合にもまた、各段にクロックマスクとクロックバッファが設けることが可能である。

本発明に係る半導体集積回路の一例を示すブロック図である。 本発明に係るクロック分配回路の一例を示す回路図である。 本発明に係るクロック分配回路の動作の一例を示すタイミングチャートである。 従来のクロック分配回路の一例を示す回路図である。 従来のクロック分配回路の動作の一例を示すタイミングチャートである。

符号の説明

１…半導体集積回路、１１…クロック発振回路、１２…クロック分配回路、
１３１，１３２，・・・…機能ブロック、１４…制御回路
１２１…第１段クロックマスク、１２２…第１段クロックバッファ、
１２３…第２段クロックマスク、１２４，１２５…第２段クロックバッファ、
１２０…中間クロックマスク群

Claims (6)

1. 入力されたクロックを分配するためのクロック分配回路であって、
   前記クロックが入力される第１のクロックバッファと、
   当該第１のクロックバッファと直列に接続され、前記第１のクロックバッファへのクロックの入力を制御する第１のクロックマスクと、
   当該第１のクロックバッファに直列に接続され、前記第１のクロックマスクから出力されたクロックが入力される第２のクロックバッファと、
   前記第１のクロックバッファと第２のクロックバッファとに直列に接続され、前記第２のクロックバッファへのクロックの入力を制御する第２のクロックマスクとを備えたクロック分配回路。
2. 前記第２のクロックマスクは、前記第１のクロックマスクの動作に応じて、前記第２のクロックバッファへのクロックの入力を制御することを特徴とする請求項１に記載のクロック分配回路。
3. 前記第１のクロックマスクと前記第２のクロックマスクとは順に、前記クロックの入力を制御し、前記入力されたクロックを前記第１のクロックバッファと前記第２のクロックバッファとに順に入力させることを特徴とする請求項２に記載のクロック分配回路。
4. クロックを出力するクロック出力回路と、
   当該クロック出力回路から出力されたクロックを分配するためのクロック分配回路と、
   前記クロック出力回路及び前記クロック分配回路の動作制御する制御回路とを有する半導体集積回路であって、
   前記クロック分配回路は、
   前記クロック出力回路から入力されたクロックが入力される第１のクロックバッファと、
   当該第１のクロックバッファと直列に接続され、前記第１のクロックバッファへのクロックの入力を制御する第１のクロックマスクと、
   当該第１のクロックバッファに直列に接続され、前記第１のクロックマスクから出力されたクロックが入力される第２のクロックバッファと、
   前記第１のクロックバッファと第２のクロックバッファとに直列に接続され、前記第２のクロックバッファへのクロックの入力を制御する第２のクロックマスクとを備え、
   前記制御回路は、前記第１のクロックマスクの動作に応じて、前記第２のクロックマスクを制御する半導体集積回路。
5. 前記制御回路は、前記第１のクロックマスクと前記第２のクロックマスクとを順に駆動制御して、前記入力されたクロックを前記第１のクロックバッファと前記第２のクロックバッファとに順に入力させることを特徴とする請求項４に記載の半導体集積回路。
6. 入力してクロックを分配するための方法であって、
   前記入力されたクロックを第１のクロックバッファに入力するステップと、
   前記第１のクロックバッファが前記入力されたクロックを出力するステップと、
   当該第１のクロックバッファに前記クロックが入力されるのに応じて、前記第１のクロックバッファから出力されたクロックを第２のクロックバッファに入力するステップとを備えたクロック分配方法。

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