JPH11234254A - 分周クロック信号の供給回路 - Google Patents
分周クロック信号の供給回路Info
- Publication number
- JPH11234254A JPH11234254A JP10033070A JP3307098A JPH11234254A JP H11234254 A JPH11234254 A JP H11234254A JP 10033070 A JP10033070 A JP 10033070A JP 3307098 A JP3307098 A JP 3307098A JP H11234254 A JPH11234254 A JP H11234254A
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- JP
- Japan
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- clock signal
- divided clock
- circuit
- reference clock
- divided
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Abstract
(57)【要約】
【課題】 半導体集積回路における偶数倍の分周クロッ
ク信号の供給回路において、バッファ等による内部での
分周クロック信号の遅延を最小限に抑制して、システム
としてのデータの遅延量を小さくする。 【解決手段】 基準クロック信号（Ａ）とＤラッチ回路
３で同期をとった分周クロック信号（Ｂ）をバッファ５
を介して複数の回路ブロックに分配する各分周クロック
信号ライン毎に、それぞれ基準クロック信号（Ａ）と分
周クロック信号（Ｂ）の同期をとる２段のＤラッチ回路
６ａ，７ａ、６ｂ，７ｂ、６ｃ，７ｃを設ける。Ｄラッ
チ回路６ａ，６ｂ，６ｃは遅延量を削減し、Ｄラッチ回
路７ａ，７ｂ，７ｃは位相を合わせる。
ク信号の供給回路において、バッファ等による内部での
分周クロック信号の遅延を最小限に抑制して、システム
としてのデータの遅延量を小さくする。 【解決手段】 基準クロック信号（Ａ）とＤラッチ回路
３で同期をとった分周クロック信号（Ｂ）をバッファ５
を介して複数の回路ブロックに分配する各分周クロック
信号ライン毎に、それぞれ基準クロック信号（Ａ）と分
周クロック信号（Ｂ）の同期をとる２段のＤラッチ回路
６ａ，７ａ、６ｂ，７ｂ、６ｃ，７ｃを設ける。Ｄラッ
チ回路６ａ，６ｂ，６ｃは遅延量を削減し、Ｄラッチ回
路７ａ，７ｂ，７ｃは位相を合わせる。
Description
【０００１】
【発明の属する技術分野】本発明は、基準クロック信号
と、基準クロック信号に同期する偶数倍の分周クロック
信号を用いる半導体集積回路における分周クロック信号
の供給回路に関するものである。
と、基準クロック信号に同期する偶数倍の分周クロック
信号を用いる半導体集積回路における分周クロック信号
の供給回路に関するものである。
【０００２】
【従来の技術】以下に、従来の分周クロック信号の供給
回路について、図３を用いて説明する。１１は基準クロ
ック信号の入力端子、１２は分周クロック信号の入力端
子、１３は基準クロック信号と分周クロック信号の同期
をとるためのＤラッチ回路、１４，１５はドライブ能力
を上げるためのバッファ、１６ａ，１６ｂ，１６ｃはド
ライブ能力アップ及び遅延量を調整するためのバッファ
である。
回路について、図３を用いて説明する。１１は基準クロ
ック信号の入力端子、１２は分周クロック信号の入力端
子、１３は基準クロック信号と分周クロック信号の同期
をとるためのＤラッチ回路、１４，１５はドライブ能力
を上げるためのバッファ、１６ａ，１６ｂ，１６ｃはド
ライブ能力アップ及び遅延量を調整するためのバッファ
である。
【０００３】このように構成された従来の分周クロック
信号の供給回路について、以下、その動作を説明する。
入力端子１１から入力された基準クロック信号は、配線
負荷が大きいため、ドライブ能力を上げるためのバッフ
ァ１４に入力される。バッファ１４より出力された基準
クロック信号は図４の（Ａ）で示されている。
信号の供給回路について、以下、その動作を説明する。
入力端子１１から入力された基準クロック信号は、配線
負荷が大きいため、ドライブ能力を上げるためのバッフ
ァ１４に入力される。バッファ１４より出力された基準
クロック信号は図４の（Ａ）で示されている。
【０００４】入力端子１２から入力される分周クロック
信号は、基準クロック信号を基に内部で生成された信
号、あるいは外部から直接入力された信号で、Ｄラッチ
回路１３のＤ端子に入力される。分周クロック信号はＤ
ラッチ回路１３で基準クロック信号との同期がとられ、
Ｑ端子から出力される。Ｄラッチ回路１３の出力Ｑの分
周クロック信号は図４の（Ｂ）で示されている。
信号は、基準クロック信号を基に内部で生成された信
号、あるいは外部から直接入力された信号で、Ｄラッチ
回路１３のＤ端子に入力される。分周クロック信号はＤ
ラッチ回路１３で基準クロック信号との同期がとられ、
Ｑ端子から出力される。Ｄラッチ回路１３の出力Ｑの分
周クロック信号は図４の（Ｂ）で示されている。
【０００５】Ｄラッチ回路１３で同期がとられた分周ク
ロック信号（Ｂ）は、配線負荷が大きいため、ドライブ
能力を上げるためにバッファ１５に入力される。ドライ
ブ能力を上げた分周クロック信号は、バッファ１５によ
るゲート遅延と配線負荷による遅延が生じるため、図４
の（Ｃ）で示す信号となる。
ロック信号（Ｂ）は、配線負荷が大きいため、ドライブ
能力を上げるためにバッファ１５に入力される。ドライ
ブ能力を上げた分周クロック信号は、バッファ１５によ
るゲート遅延と配線負荷による遅延が生じるため、図４
の（Ｃ）で示す信号となる。
【０００６】バッファ１５によりドライブ能力を上げた
分周クロック信号（Ｃ）は、各回路ブロックの入力部に
て、バッファ１６ａ，１６ｂ，１６ｃによって、ドライ
ブ能力のアップ及び各ブロックに入力される分周クロッ
ク信号の遅延調整が行われる。例えば、配線１８の長さ
が、配線１７の長さよりも長く、バッファ１６ｃに入力
される分周クロック信号は、バッファ１６ｂに入力され
る分周クロック信号よりも遅延量が２ｎｓ大きくなった
とする。その場合バッファ１６ｂとバッファ１６ｃのバ
ッファのサイズを換えることにより、バッファによるゲ
ート遅延量をバッファ１６ｃよりもバッファ１６ｂの方
を２ｎｓ大きくすることによって、各回路ブロック間に
入力される分周クロック（図４の（Ｆ）で示す）の位相
を調整する。
分周クロック信号（Ｃ）は、各回路ブロックの入力部に
て、バッファ１６ａ，１６ｂ，１６ｃによって、ドライ
ブ能力のアップ及び各ブロックに入力される分周クロッ
ク信号の遅延調整が行われる。例えば、配線１８の長さ
が、配線１７の長さよりも長く、バッファ１６ｃに入力
される分周クロック信号は、バッファ１６ｂに入力され
る分周クロック信号よりも遅延量が２ｎｓ大きくなった
とする。その場合バッファ１６ｂとバッファ１６ｃのバ
ッファのサイズを換えることにより、バッファによるゲ
ート遅延量をバッファ１６ｃよりもバッファ１６ｂの方
を２ｎｓ大きくすることによって、各回路ブロック間に
入力される分周クロック（図４の（Ｆ）で示す）の位相
を調整する。
【０００７】
【発明が解決しようとする課題】上記従来の構成では、
回路規模が大きくなるに伴い、バッファの数を増やす必
要があるが、バッファが増加するに伴いバッファによる
遅延量が積み重なっていくために、入力時の分周クロッ
ク信号に対し、内部での分周クロック信号の遅延量が大
きくなり、システムとしての遅延量が問題となってく
る。また、基準クロック信号と分周クロック信号の位相
合わせもバッファの遅延を用いて合わせ込みを行うため
煩雑になり、基準クロック信号と分周クロック信号でそ
れぞれ動作する回路間でのデータのやり取りの際にミス
ラッチ等を起こすおそれがある。
回路規模が大きくなるに伴い、バッファの数を増やす必
要があるが、バッファが増加するに伴いバッファによる
遅延量が積み重なっていくために、入力時の分周クロッ
ク信号に対し、内部での分周クロック信号の遅延量が大
きくなり、システムとしての遅延量が問題となってく
る。また、基準クロック信号と分周クロック信号の位相
合わせもバッファの遅延を用いて合わせ込みを行うため
煩雑になり、基準クロック信号と分周クロック信号でそ
れぞれ動作する回路間でのデータのやり取りの際にミス
ラッチ等を起こすおそれがある。
【０００８】本発明は、上記のような従来技術の問題点
を解決するものであり、バッファ等による内部での分周
クロック信号の遅延を最小限に抑えて、システムとして
のデータの遅延を小さくするとともに、分周クロック信
号相互間の位相のずれや基準クロック信号と分周クロッ
ク信号間の位相のずれを容易に調整することができる分
周クロック信号の供給回路を提供することを目的とす
る。
を解決するものであり、バッファ等による内部での分周
クロック信号の遅延を最小限に抑えて、システムとして
のデータの遅延を小さくするとともに、分周クロック信
号相互間の位相のずれや基準クロック信号と分周クロッ
ク信号間の位相のずれを容易に調整することができる分
周クロック信号の供給回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の分周クロック信号の供給回路は、基準クロ
ック信号と、基準クロック信号に同期した偶数倍の分周
クロック信号とを用いる半導体集積回路において、前記
基準クロック信号とＤラッチ回路で同期をとった前記分
周クロック信号をバッファを介して複数の回路ブロック
に分配する各分周クロック信号ライン毎に、それぞれ前
記基準クロック信号と分周クロック信号の同期をとる２
段のＤラッチ回路を設けた構成とするものである。
に、本発明の分周クロック信号の供給回路は、基準クロ
ック信号と、基準クロック信号に同期した偶数倍の分周
クロック信号とを用いる半導体集積回路において、前記
基準クロック信号とＤラッチ回路で同期をとった前記分
周クロック信号をバッファを介して複数の回路ブロック
に分配する各分周クロック信号ライン毎に、それぞれ前
記基準クロック信号と分周クロック信号の同期をとる２
段のＤラッチ回路を設けた構成とするものである。
【００１０】この構成によれば、入力からバッファによ
る分配後までの分周クロック信号の遅延量を最小限に抑
えることができ、その結果、クロック信号の遅延に基づ
くシステムにおけるデータの遅延量を最小限にすること
ができる。
る分配後までの分周クロック信号の遅延量を最小限に抑
えることができ、その結果、クロック信号の遅延に基づ
くシステムにおけるデータの遅延量を最小限にすること
ができる。
【００１１】また、２段のＤラッチ回路で分周クロック
信号の同期をとることにより、１段目のＤラッチ回路で
分周クロック信号の遅延を削除し、２段目のＤラッチ回
路で分周クロック信号と基準クロック信号の位相合わせ
を行う作用を有するので、基準クロック信号相互間の位
相を合わせるのみで、基準クロック信号と分周クロック
信号間の位相、および、分周クロック信号相互間の位相
を自動的に合わせることが可能になる。
信号の同期をとることにより、１段目のＤラッチ回路で
分周クロック信号の遅延を削除し、２段目のＤラッチ回
路で分周クロック信号と基準クロック信号の位相合わせ
を行う作用を有するので、基準クロック信号相互間の位
相を合わせるのみで、基準クロック信号と分周クロック
信号間の位相、および、分周クロック信号相互間の位相
を自動的に合わせることが可能になる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態における、偶数倍の分周クロック信号
の供給回路を示したものである。図１において、１は基
準クロック信号の入力端子、２は分周クロック信号の入
力端子、３は基準クロック信号と分周クロック信号の同
期をとるためのＤラッチ回路、４，５，８ａ，８ｂ，８
ｃはドライブ能力を上げるためのバッファ、６ａ，６
ｂ，６ｃは分周クロック信号の遅延を削除するためのＤ
ラッチ回路、７ａ，７ｂ，７ｃは位相合わせのためのＤ
ラッチ回路である。
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態における、偶数倍の分周クロック信号
の供給回路を示したものである。図１において、１は基
準クロック信号の入力端子、２は分周クロック信号の入
力端子、３は基準クロック信号と分周クロック信号の同
期をとるためのＤラッチ回路、４，５，８ａ，８ｂ，８
ｃはドライブ能力を上げるためのバッファ、６ａ，６
ｂ，６ｃは分周クロック信号の遅延を削除するためのＤ
ラッチ回路、７ａ，７ｂ，７ｃは位相合わせのためのＤ
ラッチ回路である。
【００１３】次に、本実施の形態１における動作を説明
する。入力端子１から入力された基準クロック信号は、
配線負荷が大きいため、ドライブ能力を上げるためのバ
ッファ４に入力される。バッファ４より出力された基準
クロック信号は図２の（Ａ）に示されている。
する。入力端子１から入力された基準クロック信号は、
配線負荷が大きいため、ドライブ能力を上げるためのバ
ッファ４に入力される。バッファ４より出力された基準
クロック信号は図２の（Ａ）に示されている。
【００１４】入力端子２から入力される分周クロック信
号は、基準クロック信号（Ａ）を基に内部で生成された
信号、あるいは外部から直接入力された信号で、Ｄラッ
チ回路３のＤ端子に入力される。分周クロック信号はＤ
ラッチ回路３で基準クロック信号（Ａ）との同期がとら
れ、Ｑ端子から出力される。Ｄラッチ回路３の出力Ｑの
分周クロック信号は図２の（Ｂ）で示されている。
号は、基準クロック信号（Ａ）を基に内部で生成された
信号、あるいは外部から直接入力された信号で、Ｄラッ
チ回路３のＤ端子に入力される。分周クロック信号はＤ
ラッチ回路３で基準クロック信号（Ａ）との同期がとら
れ、Ｑ端子から出力される。Ｄラッチ回路３の出力Ｑの
分周クロック信号は図２の（Ｂ）で示されている。
【００１５】Ｄラッチ回路３で同期がとられた分周クロ
ック信号（Ｂ）は、配線負荷が大きいため、ドライブ能
力を上げるためにバッファ５に入力される。ドライブ能
力を上げた分周クロック信号は、バッファ５によるゲー
ト遅延と配線負荷による遅延が生じるため、図２の
（Ｃ）で示す信号となる。
ック信号（Ｂ）は、配線負荷が大きいため、ドライブ能
力を上げるためにバッファ５に入力される。ドライブ能
力を上げた分周クロック信号は、バッファ５によるゲー
ト遅延と配線負荷による遅延が生じるため、図２の
（Ｃ）で示す信号となる。
【００１６】バッファ５によりドライブ能力を上げた分
周クロック信号（Ｃ）は、各回路ブロックの入力部に
て、Ｄラッチ回路６ａ〜６ｃのＤ端子に入力される。Ｄ
ラッチ回路６ａ〜６ｃに入力された分周クロック信号
（Ｃ）は、基準クロック（Ａ）でラッチされるため、反
転信号となり、バッファ５によるゲート遅延と配線負荷
による遅延を削除した信号となり、端子Ｑより出力され
る。Ｄラッチ回路６ａ〜６ｃの出力Ｑの分周クロック信
号は図２の（Ｄ）で示す信号となる。
周クロック信号（Ｃ）は、各回路ブロックの入力部に
て、Ｄラッチ回路６ａ〜６ｃのＤ端子に入力される。Ｄ
ラッチ回路６ａ〜６ｃに入力された分周クロック信号
（Ｃ）は、基準クロック（Ａ）でラッチされるため、反
転信号となり、バッファ５によるゲート遅延と配線負荷
による遅延を削除した信号となり、端子Ｑより出力され
る。Ｄラッチ回路６ａ〜６ｃの出力Ｑの分周クロック信
号は図２の（Ｄ）で示す信号となる。
【００１７】Ｄラッチ回路６ａ〜６ｃの出力の分周クロ
ック信号（Ｄ）は、Ｄラッチ回路７ａ〜７ｃのＤ端子に
入力され、再度、基準クロック（Ａ）でラッチされるた
め正転の信号に戻り、基準クロックと同期がとれた信号
となって、端子Ｑより出力される。Ｄラッチ回路７ａ〜
７ｃの出力Ｑの分周クロック信号は図２の（Ｅ）で示す
信号となる。
ック信号（Ｄ）は、Ｄラッチ回路７ａ〜７ｃのＤ端子に
入力され、再度、基準クロック（Ａ）でラッチされるた
め正転の信号に戻り、基準クロックと同期がとれた信号
となって、端子Ｑより出力される。Ｄラッチ回路７ａ〜
７ｃの出力Ｑの分周クロック信号は図２の（Ｅ）で示す
信号となる。
【００１８】Ｄラッチ回路７ａ〜７ｃの出力の分周クロ
ック信号（Ｅ）はバッファ８ａ〜８ｃに入力され、ドラ
イブ能力を上げて各ブロックに供給される分周クロック
信号となる。バッファ８ａ〜８ｃより出力された分周ク
ロック信号は図２の（Ｆ）で示す信号となる。
ック信号（Ｅ）はバッファ８ａ〜８ｃに入力され、ドラ
イブ能力を上げて各ブロックに供給される分周クロック
信号となる。バッファ８ａ〜８ｃより出力された分周ク
ロック信号は図２の（Ｆ）で示す信号となる。
【００１９】ここで、Ｄラッチ回路６ａ〜６ｃ、Ｄラッ
チ回路７ａ〜７ｃにそれぞれ入力される基準クロック信
号（Ａ）相互間の位相を合わせておけば、各ブロックに
供給される分周クロック信号の遅延を調整する必要もな
く、分周クロック信号と基準クロック信号の位相合わせ
を行う必要もない。
チ回路７ａ〜７ｃにそれぞれ入力される基準クロック信
号（Ａ）相互間の位相を合わせておけば、各ブロックに
供給される分周クロック信号の遅延を調整する必要もな
く、分周クロック信号と基準クロック信号の位相合わせ
を行う必要もない。
【００２０】また、回路規模が大きくなった場合、ドラ
イブ能力を上げるためのバッファの数が増えたとして
も、そのバッファの前段にＤラッチ回路６ａ〜６ｃ、Ｄ
ラッチ回路７ａ〜７ｃのように２段のＤラッチ回路を配
置することにより、上記の仕組みにより、入力からバッ
ファ分割後までの分周クロック信号の遅延を最小限に抑
えることができる。その結果、システムクロックに基づ
くデータの遅延量を小さくすることが可能となる。
イブ能力を上げるためのバッファの数が増えたとして
も、そのバッファの前段にＤラッチ回路６ａ〜６ｃ、Ｄ
ラッチ回路７ａ〜７ｃのように２段のＤラッチ回路を配
置することにより、上記の仕組みにより、入力からバッ
ファ分割後までの分周クロック信号の遅延を最小限に抑
えることができる。その結果、システムクロックに基づ
くデータの遅延量を小さくすることが可能となる。
【００２１】
【発明の効果】以上説明したのように、本発明によれ
ば、入力した分周クロック信号を各ブロックに分配する
分周クロック信号ライン毎に、それぞれ基準クロック信
号と分周クロック信号の同期をとる２段のＤラッチ回路
を設けることにより、入力時点からバッファ分割後に至
る分周クロック信号の遅延量を最小限に抑えることがで
き、その結果、システムクロックに基づくデータの遅延
量を最小にすることが可能となる。また、２段の各Ｄラ
ッチ回路に入力される基準クロック信号相互間の位相を
合わせるだけで、基準クロック信号と分周クロック信号
間の位相、および、分周クロック信号相互間の位相を自
動的に合わせることができる。
ば、入力した分周クロック信号を各ブロックに分配する
分周クロック信号ライン毎に、それぞれ基準クロック信
号と分周クロック信号の同期をとる２段のＤラッチ回路
を設けることにより、入力時点からバッファ分割後に至
る分周クロック信号の遅延量を最小限に抑えることがで
き、その結果、システムクロックに基づくデータの遅延
量を最小にすることが可能となる。また、２段の各Ｄラ
ッチ回路に入力される基準クロック信号相互間の位相を
合わせるだけで、基準クロック信号と分周クロック信号
間の位相、および、分周クロック信号相互間の位相を自
動的に合わせることができる。
【図１】本発明の一実施の形態における分周クロック信
号の供給回路の構成図
号の供給回路の構成図
【図２】図１における各部信号のタイミングチャート
【図３】従来の分周クロック信号の供給回路の構成図
【図４】図３における各部信号のタイミングチャート
１ 基準クロック信号の入力端子 ２ 分周クロック信号の入力端子 ３，６ａ，６ｂ．６ｃ，７ａ，７ｂ，７ｃ Ｄラッチ回
路 ４，５，８ａ，８ｂ，８ｃ バッファ
路 ４，５，８ａ，８ｂ，８ｃ バッファ
Claims (2)
- 【請求項１】 基準クロック信号と、基準クロック信号
に同期した偶数倍の分周クロック信号とを用いる半導体
集積回路において、前記基準クロック信号とＤラッチ回
路で同期をとった前記分周クロック信号をバッファを介
して複数の回路ブロックに分配する各分周クロック信号
ライン毎に、それぞれ前記基準クロック信号と分周クロ
ック信号の同期をとる２段のＤラッチ回路を設けてな
り、入力から前記バッファによる分配後までの分周クロ
ック信号の遅延量を最小限に抑えることを特徴とする分
周クロック信号の供給回路。 - 【請求項２】 ２段のＤラッチ回路で分周クロック信号
の同期をとる基準クロック信号相互間の位相を合わせる
のみで、基準クロック信号と分周クロック信号間の位
相、および、分周クロック信号相互間の位相を自動的に
合わせるようにしたことを特徴とする請求項１記載の分
周クロック信号の供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10033070A JPH11234254A (ja) | 1998-02-16 | 1998-02-16 | 分周クロック信号の供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10033070A JPH11234254A (ja) | 1998-02-16 | 1998-02-16 | 分周クロック信号の供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234254A true JPH11234254A (ja) | 1999-08-27 |
Family
ID=12376475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10033070A Pending JPH11234254A (ja) | 1998-02-16 | 1998-02-16 | 分周クロック信号の供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610439B1 (ko) | 2004-09-08 | 2006-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2016152448A (ja) * | 2015-02-16 | 2016-08-22 | 株式会社メガチップス | クロック同期方法 |
-
1998
- 1998-02-16 JP JP10033070A patent/JPH11234254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610439B1 (ko) | 2004-09-08 | 2006-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2016152448A (ja) * | 2015-02-16 | 2016-08-22 | 株式会社メガチップス | クロック同期方法 |
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