JPS61139139A - 半導体装置の同期化方法およびこれに用いる半導体装置 - Google Patents
半導体装置の同期化方法およびこれに用いる半導体装置Info
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- JPS61139139A JPS61139139A JP59261380A JP26138084A JPS61139139A JP S61139139 A JPS61139139 A JP S61139139A JP 59261380 A JP59261380 A JP 59261380A JP 26138084 A JP26138084 A JP 26138084A JP S61139139 A JPS61139139 A JP S61139139A
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- Japan
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- semiconductor device
- clock
- circuit
- synchronization
- data signal
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装Ｎ間の同期化に関し、特に複数の半導
体装置間でデータ信号を高速に伝達させるための半導体
装置の同期化方法およびこれに用いる半導体装置に関す
る。
体装置間でデータ信号を高速に伝達させるための半導体
装置の同期化方法およびこれに用いる半導体装置に関す
る。
第４図は従来の半導体装置１内の同期化系統を示すブロ
ック図である。データ信号ａは入力同期化回路２で同期
化され、処理回路３に与えられる。
ック図である。データ信号ａは入力同期化回路２で同期
化され、処理回路３に与えられる。
処理回路３で処理されたデータは出力同期化回路４で同
期化され、データ信号すとして半導体装置１外へ出力さ
れる。また、外部から供給されるクロック信号Ｃはクロ
ックバッファ回路５を介して入力同期化回路２Ｆ３よび
出力同期化回路４に与えられる。両回期化回路はこのク
ロック信号を用いてデータ信号の同期化を行なう。
期化され、データ信号すとして半導体装置１外へ出力さ
れる。また、外部から供給されるクロック信号Ｃはクロ
ックバッファ回路５を介して入力同期化回路２Ｆ３よび
出力同期化回路４に与えられる。両回期化回路はこのク
ロック信号を用いてデータ信号の同期化を行なう。
第５図は従来の半導体装置の同期化方法を示すブロック
図である。ここでは−例として２つの半導体装置間のデ
ータ信号伝送について述べる。第１の半導体装置１１お
よび第２の半導体装置２１は、いずれも第４図に示した
半導体装置１と同じ構成のものである。データ信号ａは
半導体装置１１内で、入力同期化回路１２、処理回路１
３、出力同期化回路１４を経て、データ信号すとして出
力される。このデータ信号すは半導体装置２１内で、入
力同期化回路２２、処理回路２３、出力同期化回路２４
を経て、データ信号ｄとして出力される。半導体装置１
１内での同期化はクロックバッファ回路１５によって与
えられるクロックＣ１により、また、半導体装置２１内
での同期化はクロックバッファ回路２５によって与えら
れるクロックＣ２により、それぞれ行なわれる。
図である。ここでは−例として２つの半導体装置間のデ
ータ信号伝送について述べる。第１の半導体装置１１お
よび第２の半導体装置２１は、いずれも第４図に示した
半導体装置１と同じ構成のものである。データ信号ａは
半導体装置１１内で、入力同期化回路１２、処理回路１
３、出力同期化回路１４を経て、データ信号すとして出
力される。このデータ信号すは半導体装置２１内で、入
力同期化回路２２、処理回路２３、出力同期化回路２４
を経て、データ信号ｄとして出力される。半導体装置１
１内での同期化はクロックバッファ回路１５によって与
えられるクロックＣ１により、また、半導体装置２１内
での同期化はクロックバッファ回路２５によって与えら
れるクロックＣ２により、それぞれ行なわれる。
従来の同期化方法においては第５図に示すように、クロ
ックバッファ回路１５および２５は同一のクロックを発
生するため、各同期化回路１２゜１４．２２．２４はす
べて同一のクロックで起動されることになる。即ち、ク
ロックバッファ回路１５の発生するクロックｃ１．ｃ２
およびクロックバッファ回路２５の発生するクロックｃ
３゜Ｃ４は、第６図のタイミング図に示すように、外部
から与えられるクロック信号Ｃに対してはわずかに位相
遅れをもつが、互いに同位相の信号となる。従って出力
同期化回路１４において、時刻ｔ１に同期化されたデー
タ信＠ｂは、入力同期化回路２２において、クロックの
一周！１ＩｌＴだけ遅れた時刻ｔ２に同期化されること
になる。即ち、半導体装１１１から出力されたデータ信
号すは、クロックの一周期Ｔが経過する以前に半導体装
置２１に取込まれなくてはならない。一般に２つの半導
体装置１１および２１は、独自のＩＣパッケージ内に形
成され、別個にプリント基板上に実装されるため、出力
同期化回路１４と入力同期化回路２２との間には大きな
負荷が存在する。例えばパッケージのピンやプリント基
板上の配線パターンの容伍は大きな負荷となる。従って
クロックを速くした場合、−周期１以内にデータ信号す
を伝達させるためには、出力同期化回路１４の駆動能力
をある程度高めてやらねばならない。このためには出力
同期化回路１４のチップ上での占有面積を増加させねば
ならず、集積化に逆行するとともに、消費電力も多くな
るという欠点が生ずる。
ックバッファ回路１５および２５は同一のクロックを発
生するため、各同期化回路１２゜１４．２２．２４はす
べて同一のクロックで起動されることになる。即ち、ク
ロックバッファ回路１５の発生するクロックｃ１．ｃ２
およびクロックバッファ回路２５の発生するクロックｃ
３゜Ｃ４は、第６図のタイミング図に示すように、外部
から与えられるクロック信号Ｃに対してはわずかに位相
遅れをもつが、互いに同位相の信号となる。従って出力
同期化回路１４において、時刻ｔ１に同期化されたデー
タ信＠ｂは、入力同期化回路２２において、クロックの
一周！１ＩｌＴだけ遅れた時刻ｔ２に同期化されること
になる。即ち、半導体装１１１から出力されたデータ信
号すは、クロックの一周期Ｔが経過する以前に半導体装
置２１に取込まれなくてはならない。一般に２つの半導
体装置１１および２１は、独自のＩＣパッケージ内に形
成され、別個にプリント基板上に実装されるため、出力
同期化回路１４と入力同期化回路２２との間には大きな
負荷が存在する。例えばパッケージのピンやプリント基
板上の配線パターンの容伍は大きな負荷となる。従って
クロックを速くした場合、−周期１以内にデータ信号す
を伝達させるためには、出力同期化回路１４の駆動能力
をある程度高めてやらねばならない。このためには出力
同期化回路１４のチップ上での占有面積を増加させねば
ならず、集積化に逆行するとともに、消費電力も多くな
るという欠点が生ずる。
そこで本発明はクロックを速くした場合でも集積化、低
消費電力化を図ることのできる半導体装ａの同期化方法
およびこれに用いる半導体装置を提供することを目的と
する。
消費電力化を図ることのできる半導体装ａの同期化方法
およびこれに用いる半導体装置を提供することを目的と
する。
本発明の特徴は、複数の半導体装置間におけるデータ信
号の同期化を行なう場合に、各半導体装置にデータ信号
を入力するために用いるクロックの位相を、各半導体装
置からデータ信号を出力するために用いるクロックの位
相より遅らせるようにし、半導体装置間のデータ信号伝
送時間に余裕をもたせ、クロックを速くした場合でも半
導体装置の集積化、低消費電力化を図れるようにした点
にある。
号の同期化を行なう場合に、各半導体装置にデータ信号
を入力するために用いるクロックの位相を、各半導体装
置からデータ信号を出力するために用いるクロックの位
相より遅らせるようにし、半導体装置間のデータ信号伝
送時間に余裕をもたせ、クロックを速くした場合でも半
導体装置の集積化、低消費電力化を図れるようにした点
にある。
（発明の実施例）
以下本発明を図示する実施例に基づいて説明する。第１
図は本発明に係る半導体装置１０１内の同期化系統を示
すブロック図である。従来と同様に、データ信号ａは入
力同期化回路１０２で同期化されて取込まれ、処理回路
１０３で処理され、出力同期化回路１０４で同期化され
て出力される。
図は本発明に係る半導体装置１０１内の同期化系統を示
すブロック図である。従来と同様に、データ信号ａは入
力同期化回路１０２で同期化されて取込まれ、処理回路
１０３で処理され、出力同期化回路１０４で同期化され
て出力される。
従来と異なる点はクロックバッファ回路が２系統用意さ
れており、第１のクロックバッファ回路１０５−１は入
力同期化回路１０２に、第２のクロックバッファ回路１
０５−２は出力同期化回路１０４に、それぞれクロック
Ｃ１およびＣ２を与える。両りＯツクバッフ？回路とも
に外部から与えられるりＯツク信号Ｃｔ、−Ｕづいてク
ロックＣ１およびＣ２を発生するが、ｃｌの位相が０２
の位相より遅れるにうにする。
れており、第１のクロックバッファ回路１０５−１は入
力同期化回路１０２に、第２のクロックバッファ回路１
０５−２は出力同期化回路１０４に、それぞれクロック
Ｃ１およびＣ２を与える。両りＯツクバッフ？回路とも
に外部から与えられるりＯツク信号Ｃｔ、−Ｕづいてク
ロックＣ１およびＣ２を発生するが、ｃｌの位相が０２
の位相より遅れるにうにする。
第２図は本発明に係る半導体装置の同期化方法を示すブ
ロック図で、２つの半導体装置間のデータ信号伝送を示
す。第１の半導体装置１１１および第２の半導体装置１
２１は、いずれも第１図に示した半導体１ｔａ１０１と
同じ構成のものである。
ロック図で、２つの半導体装置間のデータ信号伝送を示
す。第１の半導体装置１１１および第２の半導体装置１
２１は、いずれも第１図に示した半導体１ｔａ１０１と
同じ構成のものである。
データ信号ａは半導体装置１１１内で、入力同期化回路
１１２、処理回路１１３、出力同期化回路１１４を経て
、データ信号すとして出力される。
１１２、処理回路１１３、出力同期化回路１１４を経て
、データ信号すとして出力される。
このデータ信号すは半導体装置１２１内で、入力同期化
回路１２２、処理回路１２３、出力同期化回路１２４を
経て、データ信号ｄとして出力される。ここで、入力同
期化回路１１２および１２２における同期化は第１のク
ロックバッファ回路１１５−１および１２５−１によっ
て与えられるクロックＣ１およびＣ３により、また、出
方同期化回路１１４Ｆ３よび１２４における同期化は第
２のクロックバッファ回路１１５−２および１２５−２
によって与えられるクロックｃ２およびＣ４により、そ
れぞれ行なわれる。
回路１２２、処理回路１２３、出力同期化回路１２４を
経て、データ信号ｄとして出力される。ここで、入力同
期化回路１１２および１２２における同期化は第１のク
ロックバッファ回路１１５−１および１２５−１によっ
て与えられるクロックＣ１およびＣ３により、また、出
方同期化回路１１４Ｆ３よび１２４における同期化は第
２のクロックバッファ回路１１５−２および１２５−２
によって与えられるクロックｃ２およびＣ４により、そ
れぞれ行なわれる。
第３図のタイミング図に示すように、第２のクロックバ
ッフ７回路１１５−２および１２５−２によって発生さ
れるクロックｃ２およびＣ４は、外部から与えられるク
ロック信号Ｃよりわずかに位相の遅れた信号となる。一
方、第１のクロックバッファ回路１１５−１および１２
５−１によって発生されるクロックＣ１およびＣ３は、
クロックＣ２およびＣ４よりも更にΔ丁だけ位相の遅れ
た信号とする。
ッフ７回路１１５−２および１２５−２によって発生さ
れるクロックｃ２およびＣ４は、外部から与えられるク
ロック信号Ｃよりわずかに位相の遅れた信号となる。一
方、第１のクロックバッファ回路１１５−１および１２
５−１によって発生されるクロックＣ１およびＣ３は、
クロックＣ２およびＣ４よりも更にΔ丁だけ位相の遅れ
た信号とする。
ここで、第１の半導体装１１１１１から第２の半導体装
Ｎ１２１へ、データ信号すを伝送する場合の同期につい
て考える。出力同期化回路１１４において、時刻ｔ１１
に同期化されたデータ信号すは、入力同期化回路１２２
において、Ｔ＋Δ丁だけ遅れた時刻ｔ１２に同期化され
ることになる。即ち、半導体装置１１１から出力された
データ信号すは、Ｔ＋ΔＴ時間の間に半導体装置１２１
に取込まれればよいことになる。これは従来の同期化方
法に比べてΔ王だけ時間的余裕ができたことを意味する
。従って、出力同期化回路の駆動能力を変えずにクロッ
クを速めることができ、逆に同じクロックを用いるので
あれば出力同期化回路の駆動能力を小さくすることがで
きる。
Ｎ１２１へ、データ信号すを伝送する場合の同期につい
て考える。出力同期化回路１１４において、時刻ｔ１１
に同期化されたデータ信号すは、入力同期化回路１２２
において、Ｔ＋Δ丁だけ遅れた時刻ｔ１２に同期化され
ることになる。即ち、半導体装置１１１から出力された
データ信号すは、Ｔ＋ΔＴ時間の間に半導体装置１２１
に取込まれればよいことになる。これは従来の同期化方
法に比べてΔ王だけ時間的余裕ができたことを意味する
。従って、出力同期化回路の駆動能力を変えずにクロッ
クを速めることができ、逆に同じクロックを用いるので
あれば出力同期化回路の駆動能力を小さくすることがで
きる。
なお、半導体装Ｕ間での伝送時間ＴをＴ＋ΔＴと従来よ
りΔ■だけ長くしたために、半導体装置内での伝送時間
、即ち、入力同期化回路１１２から出力同期化回路１１
４までの伝送時間はＴ−ΔＴと従来よりΔＴだけ短くな
る。しかしながら半導体装置間の負荷に比べて半導体装
置内の負荷は非常に小さく、半導体装置内の伝送はきわ
めて高速に行なわれるため、何ら問題は生じない。
りΔ■だけ長くしたために、半導体装置内での伝送時間
、即ち、入力同期化回路１１２から出力同期化回路１１
４までの伝送時間はＴ−ΔＴと従来よりΔＴだけ短くな
る。しかしながら半導体装置間の負荷に比べて半導体装
置内の負荷は非常に小さく、半導体装置内の伝送はきわ
めて高速に行なわれるため、何ら問題は生じない。
以上のとおり本発明によれば、半導体装置の同期化を行
なう場合に、半導体′ｖｔ置への入力のためのり０ツク
の位相を、出力のためのクロックの位相より遅らせるよ
うにしたため、半導体装置間のデータ信号伝送時間に余
裕ができ、クロックを速くした場合でも半導体装置の集
積化、低消費電力化を図ることができる。
なう場合に、半導体′ｖｔ置への入力のためのり０ツク
の位相を、出力のためのクロックの位相より遅らせるよ
うにしたため、半導体装置間のデータ信号伝送時間に余
裕ができ、クロックを速くした場合でも半導体装置の集
積化、低消費電力化を図ることができる。
第１図は本発明に係る半導体装置の同期化系統を示すブ
ロック図、第２図は本発明に係る同期化方法を示すブロ
ック図、第３図は本発明に係る同期化方法を示すタイミ
ング図、第４図は従来の半導体装置の同期化系統を示す
ブロック図、第５図は従来の同期化方法を示すブロック
図、第６図は従来の同期化方法を示すタイミング図であ
る。 １．１１．２１，１０１，１１１，１２１・・・半導体
装置、２，１２，２２，１０２，１１２゜１２２・・・
入力同期化回路、３，１３．２３゜１０３．１１３．１
２３・・・処理回路、４．．１４゜２４．１０４，１１
４．１２４・・・出力同期化回路、５．１５．２５，１
０５，１１５，１２５・・・クロックバッファ回路、ａ
、ｂ、ｄ・・・データ信号、Ｃ１Ｃｌ、Ｃ２，Ｃ３，Ｃ
４・・・クロック信号。 第１図 Ｉｎｌ 第３図
ロック図、第２図は本発明に係る同期化方法を示すブロ
ック図、第３図は本発明に係る同期化方法を示すタイミ
ング図、第４図は従来の半導体装置の同期化系統を示す
ブロック図、第５図は従来の同期化方法を示すブロック
図、第６図は従来の同期化方法を示すタイミング図であ
る。 １．１１．２１，１０１，１１１，１２１・・・半導体
装置、２，１２，２２，１０２，１１２゜１２２・・・
入力同期化回路、３，１３．２３゜１０３．１１３．１
２３・・・処理回路、４．．１４゜２４．１０４，１１
４．１２４・・・出力同期化回路、５．１５．２５，１
０５，１１５，１２５・・・クロックバッファ回路、ａ
、ｂ、ｄ・・・データ信号、Ｃ１Ｃｌ、Ｃ２，Ｃ３，Ｃ
４・・・クロック信号。 第１図 Ｉｎｌ 第３図
Claims (1)
- 【特許請求の範囲】 １、複数の半導体装置間を伝達するデータ信号を、クロ
ックを用いて同期化する半導体装置の同期化方法であつ
て、 前記各半導体装置に前記データ信号を入力するために用
いるクロックの位相を、前記各半導体装置から前記デー
タ信号を出力するために用いるクロックの位相より遅ら
せることを特徴とする半導体装置の同期化方法。 ２、入力したデータ信号を同期化する入力同期化回路と
、この同期化されたデータ信号を処理する処理回路と、
この処理回路からのデータ信号を周期化して出力する出
力同期化回路と、外部からのクロック信号を入力し、前
記入力同期化回路に同期化に用いるための第１のクロッ
クを与える第１のクロックバッファ回路と、前記外部か
らのクロック信号を入力し、前記出力同期化回路に同期
化に用いるための第２のクロックを与える第２のクロッ
クバッファ回路と、 をそなえ、前記第１のクロックの位相が前記第２のクロ
ックの位相より遅れていることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59261380A JPS61139139A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置の同期化方法およびこれに用いる半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59261380A JPS61139139A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置の同期化方法およびこれに用いる半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61139139A true JPS61139139A (ja) | 1986-06-26 |
Family
ID=17361040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59261380A Pending JPS61139139A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置の同期化方法およびこれに用いる半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139139A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02295216A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 半導体集積回路 |
| JPH02306323A (ja) * | 1989-02-03 | 1990-12-19 | Nec Corp | 集積回路 |
| JPH07141055A (ja) * | 1993-06-30 | 1995-06-02 | Hitachi Ltd | 信号伝送方法および装置 |
| WO1996024208A1 (fr) * | 1995-01-31 | 1996-08-08 | Advantest Corporation | Systeme de transmission de signaux entre plusieurs lsi |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685127A (en) * | 1979-12-13 | 1981-07-11 | Fujitsu Ltd | Digital signal processor |
-
1984
- 1984-12-11 JP JP59261380A patent/JPS61139139A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685127A (en) * | 1979-12-13 | 1981-07-11 | Fujitsu Ltd | Digital signal processor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5987083A (en) * | 1995-01-31 | 1999-11-16 | Advantest Corporation | Signal transmission apparatus with a plurality of LSIS |
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