JPS61148937A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61148937A JPS61148937A JP59270855A JP27085584A JPS61148937A JP S61148937 A JPS61148937 A JP S61148937A JP 59270855 A JP59270855 A JP 59270855A JP 27085584 A JP27085584 A JP 27085584A JP S61148937 A JPS61148937 A JP S61148937A
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- JP
- Japan
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- data
- circuit
- semiconductor integrated
- signal
- integrated circuit
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、複数の半導体集積回路装置からなる情報処理システ
ムに利用して有効な技術に関するもので゛ある。
ば、複数の半導体集積回路装置からなる情報処理システ
ムに利用して有効な技術に関するもので゛ある。
例えば、ディジタル電話交換装置を構成するニーダ／デ
コーダ（Ｇ ＯＤ Ｅ Ｃ）等の情報処理システム謡お
いては４．複数の半導体集積回路装置により構成される
。所定め情報処理のために、半導体集積回路装置間でデ
ータの授受が行われる。この場合、各半導体集積回路装
置には、共通のクロック信号が供給され、このクロック
信号に同期して半導体集積回路装置間のデータの授受が
行われる。
コーダ（Ｇ ＯＤ Ｅ Ｃ）等の情報処理システム謡お
いては４．複数の半導体集積回路装置により構成される
。所定め情報処理のために、半導体集積回路装置間でデ
ータの授受が行われる。この場合、各半導体集積回路装
置には、共通のクロック信号が供給され、このクロック
信号に同期して半導体集積回路装置間のデータの授受が
行われる。
このようなシステム構成においては、半導体集積回路装
置の高速動作化に伴い、次のような問題が生じる。
置の高速動作化に伴い、次のような問題が生じる。
すなわち、第３図のタイミング図に示すように、クロッ
ク発生回路に近接して配置された半導体集積回路装置の
クロック信号ＣＬＫ″に対して、それより離れて配置さ
れた半導体集積回路装置のクロック信号ＣＬＫは信号線
における信号伝播遅延時間ｔｄ’ だけ遅れが生じる。
ク発生回路に近接して配置された半導体集積回路装置の
クロック信号ＣＬＫ″に対して、それより離れて配置さ
れた半導体集積回路装置のクロック信号ＣＬＫは信号線
における信号伝播遅延時間ｔｄ’ だけ遅れが生じる。
上記クロック信号ＣＬＫにより動作する半導体集積回路
装置から、上記クロック信号ＣＬＫ″で動作する半導体
集積回路装置にデータを供給する場合、送り側の半導体
集積回路装置は、例えばクロック信号ＣＬＫの立ち上が
りに同期してデータを送出される。この時、受は側の半
導体集積回路装置から見れば、上記送り側の出力回路で
の信号遅延時間及びデータバスでの信号伝播遅延時間ｔ
ｄだけ遅れてその入力にデータＤＡＴＡが送られてくる
。受は側の半導体集積回路装置は、上記クロック信号Ｃ
ＬＨの立ち下がりに同期して、データＤＡＴＡを受は取
るので、そのセットアツプ時間ｔ３のマージンが悪化す
る。したがって、上記のような情報処理システムにあっ
ては、データ転送レート、言いええるならば、クロック
信号の上限が次式（１）により決まり、その高速化が損
なわれる。
装置から、上記クロック信号ＣＬＫ″で動作する半導体
集積回路装置にデータを供給する場合、送り側の半導体
集積回路装置は、例えばクロック信号ＣＬＫの立ち上が
りに同期してデータを送出される。この時、受は側の半
導体集積回路装置から見れば、上記送り側の出力回路で
の信号遅延時間及びデータバスでの信号伝播遅延時間ｔ
ｄだけ遅れてその入力にデータＤＡＴＡが送られてくる
。受は側の半導体集積回路装置は、上記クロック信号Ｃ
ＬＨの立ち下がりに同期して、データＤＡＴＡを受は取
るので、そのセットアツプ時間ｔ３のマージンが悪化す
る。したがって、上記のような情報処理システムにあっ
ては、データ転送レート、言いええるならば、クロック
信号の上限が次式（１）により決まり、その高速化が損
なわれる。
ｆ−１／（ｔａ＋ｔｓ）Ｘ２ ・・・・・（１）な
お、クロック信号は、そのパルスディーティを５０％（
１／２）であるとする、また、同図において時間ｔｈは
ホールド時間である。
お、クロック信号は、そのパルスディーティを５０％（
１／２）であるとする、また、同図において時間ｔｈは
ホールド時間である。
なお、Ｃ０ＤＥＣに関しては、例えば朝食書店！９８１
年６月３０日付ｒ集積回路応用ハンドブックｊ頁５９３
〜頁６００参照。
年６月３０日付ｒ集積回路応用ハンドブックｊ頁５９３
〜頁６００参照。
この発明の目的は、データ転送速度の高速化を実現でき
る半導体集積回路装置を提供することにある。
る半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、クロック信号に同期して外部端子からデータ
を送出する出力回路における遅延時間とほり同じ遅延時
間を持つ遅延回路を設けて、上記データと同様に遅延さ
せたクロック信号を受は何重導体集積回路装置に送出さ
せるものである。
を送出する出力回路における遅延時間とほり同じ遅延時
間を持つ遅延回路を設けて、上記データと同様に遅延さ
せたクロック信号を受は何重導体集積回路装置に送出さ
せるものである。
第１図には、この発明の要部一実施例のブロック図が示
されている。 − 半導体集積回路装置ＬＳＩＩには、データ出力回路が設
けられる。この出力回路は、送信用のシリレブフロップ
回路ＳＦにより構成される。このフリップフロップ回路
ＳＦは、外部端子から供給されたクロック信号ＣＬＫを
受けて、送出すべきデータを取り込み、外部端子から送
出する。なお、図示しないが、このフリップフロップ回
＠ＳＦには、外部データバスにおける比較的大きな負荷
容。
されている。 − 半導体集積回路装置ＬＳＩＩには、データ出力回路が設
けられる。この出力回路は、送信用のシリレブフロップ
回路ＳＦにより構成される。このフリップフロップ回路
ＳＦは、外部端子から供給されたクロック信号ＣＬＫを
受けて、送出すべきデータを取り込み、外部端子から送
出する。なお、図示しないが、このフリップフロップ回
＠ＳＦには、外部データバスにおける比較的大きな負荷
容。
量等を駆動するための出カバソファが碌けられる。
この実施例では、半導体集積回路装置ＬＳＩＩは、上記
データＤＡＴＡの他に、それを取り込むクロック信号Ｃ
ＬＫ’ も送出する。このクロック信号ＣＬＫ’ は、
フリップフロップ回路ＦＳにおけるクロック信号ＣＬＫ
に対する上記出力回路からの出力データＤＡＴＡの遅れ
、言い換えるならば、フリップフロップ回路（出カバソ
ファを含む）ＳＦにおける信号伝播遅延時間に相当する
遅延時間を持つ遅延回路ＤＬを介して送出される。この
実施例では、特に制限されないが、上記遅延回路は、縦
列形態のインバータ回路により構成され、その出力イン
バータ回路は、イネーブル信号已により選択的に動作状
態にされるトライステート出力機能を持っている。この
理由は、半導体集積回路装置間での転送データＤＡＴＡ
に用いられるクロック信号ＣＬＫ’の信号線の供用化を
図るためのものである。すなわち、他の半導体集積回路
袋＠Ｌ３１２等から半導体集積回路装置ＬＳＩＩにデー
タを転送する場合、上記遅延回路ＤＬの出力回路は、イ
ネーブル信号已によってハイインピーダンス状態にされ
る。この場合、半導体集積回路装置ＬＳＩＩには、次に
説明する半導体集積回路装置ＬＳ［２と類似の入力回路
が設けられる（図示せ・ず）。
データＤＡＴＡの他に、それを取り込むクロック信号Ｃ
ＬＫ’ も送出する。このクロック信号ＣＬＫ’ は、
フリップフロップ回路ＦＳにおけるクロック信号ＣＬＫ
に対する上記出力回路からの出力データＤＡＴＡの遅れ
、言い換えるならば、フリップフロップ回路（出カバソ
ファを含む）ＳＦにおける信号伝播遅延時間に相当する
遅延時間を持つ遅延回路ＤＬを介して送出される。この
実施例では、特に制限されないが、上記遅延回路は、縦
列形態のインバータ回路により構成され、その出力イン
バータ回路は、イネーブル信号已により選択的に動作状
態にされるトライステート出力機能を持っている。この
理由は、半導体集積回路装置間での転送データＤＡＴＡ
に用いられるクロック信号ＣＬＫ’の信号線の供用化を
図るためのものである。すなわち、他の半導体集積回路
袋＠Ｌ３１２等から半導体集積回路装置ＬＳＩＩにデー
タを転送する場合、上記遅延回路ＤＬの出力回路は、イ
ネーブル信号已によってハイインピーダンス状態にされ
る。この場合、半導体集積回路装置ＬＳＩＩには、次に
説明する半導体集積回路装置ＬＳ［２と類似の入力回路
が設けられる（図示せ・ず）。
半導体集積回路装置ＬＳＩ２には、入力回路が設けられ
る。この入力回路は、転送されたデータＤＡＴＡを、同
様に転送されたクロック信号ＣＬＫ°に同期して取り込
む入力用フリップフロップ回路ＲＦにより構成される。
る。この入力回路は、転送されたデータＤＡＴＡを、同
様に転送されたクロック信号ＣＬＫ°に同期して取り込
む入力用フリップフロップ回路ＲＦにより構成される。
なお、この半導体集積回路装置ＬＳＩ２に設けられ、外
部端子から供給されたクロック信号ＣＬＫを受ける遅延
回路ＤＬは、データＤＡＴＡを受信する時に、そのイネ
ーブル信号Ｅによって出力がハイインピーダンス状態に
される。
部端子から供給されたクロック信号ＣＬＫを受ける遅延
回路ＤＬは、データＤＡＴＡを受信する時に、そのイネ
ーブル信号Ｅによって出力がハイインピーダンス状態に
される。
クロック発生回路ＣＧは、情報処理システムをし構成す
る上記のような複数の半導体集積回路装置に対して、共
通にクロック信号ＣＬＫを送出する。
る上記のような複数の半導体集積回路装置に対して、共
通にクロック信号ＣＬＫを送出する。
この実施例のデータ転送動作を第２″図に示したタイミ
ング図を参照して説明する。
ング図を参照して説明する。
なお、同図において、クロック信号ＣＬＫは、送り側の
半導体集積回路装置ＬＳＩＩにおけるクロック信号と理
解されたい。送り側の半導体集積回路装置ＬＳＩＩのフ
リップフロップ回路ＳＦは、このクロック信号ＣＬＫの
立ち上がりに同期して、送出すべきデータを取り込み外
部端子から送出する。この時にイネーブル信号Ｅ（図示
せず）によって遅延回路ＤＬは動作状態にされている。
半導体集積回路装置ＬＳＩＩにおけるクロック信号と理
解されたい。送り側の半導体集積回路装置ＬＳＩＩのフ
リップフロップ回路ＳＦは、このクロック信号ＣＬＫの
立ち上がりに同期して、送出すべきデータを取り込み外
部端子から送出する。この時にイネーブル信号Ｅ（図示
せず）によって遅延回路ＤＬは動作状態にされている。
これにより、遅延回路は、上記クロック信号ＣＬＫを上
記遅延時間ｔｄとはソ°同じ遅延時間だけ遅延させたク
ロック信号ＣＬＫ’ を形成して送出する。
記遅延時間ｔｄとはソ°同じ遅延時間だけ遅延させたク
ロック信号ＣＬＫ’ を形成して送出する。
一方、受は側の半導体集積回路装置ＬＳＩ２の入力回路
のフリップフロップ回路ＲＦは、上記転送されてきたデ
ータＤＡＴＡを、それと共に送られてきたクロック信号
ＣＬＫ’ の立ち下がりに同期して取り込む。なお、同
図においては、送り側と受は側とを接続する信号線にお
ける信号伝播遅延時間は、受は側の半導体集積回路装置
ＬＳＩ２から見た場合、両者が同じにされるからこれを
省略して描いている。これにより、この実施例では、上
記クロック信号ＣＬＫにおける各半導体集積回路装置で
の位相遅れや、送り側の半導体集積回路装置における出
力回路での信号遅延時間が現れないから、受は何重導体
集積回路装置の入力回路におけるセントアップ時間ｔ３
は、クロック信号ＣＬＫ”の半周期とほり等しくできる
。したがって、この実施例のデータ転送レートは、クロ
ック信号ＣＬＫのパルスデユーティを５０％とした場合
、次式（２）のように表される。
のフリップフロップ回路ＲＦは、上記転送されてきたデ
ータＤＡＴＡを、それと共に送られてきたクロック信号
ＣＬＫ’ の立ち下がりに同期して取り込む。なお、同
図においては、送り側と受は側とを接続する信号線にお
ける信号伝播遅延時間は、受は側の半導体集積回路装置
ＬＳＩ２から見た場合、両者が同じにされるからこれを
省略して描いている。これにより、この実施例では、上
記クロック信号ＣＬＫにおける各半導体集積回路装置で
の位相遅れや、送り側の半導体集積回路装置における出
力回路での信号遅延時間が現れないから、受は何重導体
集積回路装置の入力回路におけるセントアップ時間ｔ３
は、クロック信号ＣＬＫ”の半周期とほり等しくできる
。したがって、この実施例のデータ転送レートは、クロ
ック信号ＣＬＫのパルスデユーティを５０％とした場合
、次式（２）のように表される。
ｆ−１／１ｓＸ２ ＋ Ｈ＋
６ ＋ ・（２）〔効 果〕 （１）転送データを出力させる出力回路での遅延時間と
はり同じ遅延時間を持つ遅延回路により、その転送デー
タに用いたクロック信号を遅延させて上記データととも
に受は開回路に送出させることにより、受は開回路から
見た場合、データとそれを取り込むクロック信号が正確
に同期するので、データ転送速度の向上を図ることがで
きる。ちなみに、Ｃ０ＤＥＣを構成する半導体集積回路
装置にこの発明を通用することにより、従来の約２ＭＨ
２のクロック信号に代え、理論的には約８ Ｍ １４
ｚまで高くすることができる。
６ ＋ ・（２）〔効 果〕 （１）転送データを出力させる出力回路での遅延時間と
はり同じ遅延時間を持つ遅延回路により、その転送デー
タに用いたクロック信号を遅延させて上記データととも
に受は開回路に送出させることにより、受は開回路から
見た場合、データとそれを取り込むクロック信号が正確
に同期するので、データ転送速度の向上を図ることがで
きる。ちなみに、Ｃ０ＤＥＣを構成する半導体集積回路
装置にこの発明を通用することにより、従来の約２ＭＨ
２のクロック信号に代え、理論的には約８ Ｍ １４
ｚまで高くすることができる。
（２）各半導体集積回路装置がその転送データとこれに
同期したクロック信号を形成して送出するので、クロッ
ク発生回路に対する各半導体集積回路装置との位置関係
とは無関係に一定の高速データ転送を行うことができる
という効果が得られる。
同期したクロック信号を形成して送出するので、クロッ
ク発生回路に対する各半導体集積回路装置との位置関係
とは無関係に一定の高速データ転送を行うことができる
という効果が得られる。
（３）転送データの同期したクロック信号を形成する遅
延回路としてトライステート出力回路を用いることによ
って、半導体集積回路装置間を接続するクロック信号線
の共通化を図ることができるという効果が得られる。
延回路としてトライステート出力回路を用いることによ
って、半導体集積回路装置間を接続するクロック信号線
の共通化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない。例えば、転送データを
形成する出方回路は、クロック信号に同期して動作状態
にされるものであれば何であってもよい、また、転送デ
ータを取り込む入力回路は、送られてきたクロック信号
に同期して、データを取り込むものであれば何であって
もよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない。例えば、転送データを
形成する出方回路は、クロック信号に同期して動作状態
にされるものであれば何であってもよい、また、転送デ
ータを取り込む入力回路は、送られてきたクロック信号
に同期して、データを取り込むものであれば何であって
もよい。
この発明は、データ転送機能を持つ半導体集積回路装置
に広く利用できるものである。
に広く利用できるものである。
第１図は、この発明の要部一実施例を示す回路図、
第２図は、その動作の一例を示すタイミング図、第３図
は、従来のデータ転送動作の一例を説明するためのタイ
ミング図である。 ＳＦ・・送り側フリップフロップ回路、ＲＦ・・受は側
フリップフロップ回路、ＤＬ・・遅延回路、ＣＣ・・ク
ロック発生回路、ＬＳＩ１．ＬＳＩ２・・半導体集積回
路装置 （−・ 第１図 第２図 第３図 ｔｄ’
は、従来のデータ転送動作の一例を説明するためのタイ
ミング図である。 ＳＦ・・送り側フリップフロップ回路、ＲＦ・・受は側
フリップフロップ回路、ＤＬ・・遅延回路、ＣＣ・・ク
ロック発生回路、ＬＳＩ１．ＬＳＩ２・・半導体集積回
路装置 （−・ 第１図 第２図 第３図 ｔｄ’
Claims (1)
- 【特許請求の範囲】 １、クロック信号を受けて、これに同期してデータを送
出する出力回路と、この出力回路におけるクロック信号
に対する出力信号の遅延時間とほゞ同じ遅延時間を持ち
、上記クロック信号を受けて外部端子から送出する遅延
回路とを含むことを特徴とする半導体集積回路装置。 ２、上記遅延回路の出力回路は、トライステート出力機
能を持つものであり、その外部端子に接続される信号線
は双方向にクロック信号の伝達を行うものであることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 ３、上記クロック信号は、専用のクロック入力端子から
供給されるものであることを特徴とする特許請求の範囲
第１又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270855A JPS61148937A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270855A JPS61148937A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148937A true JPS61148937A (ja) | 1986-07-07 |
Family
ID=17491915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270855A Pending JPS61148937A (ja) | 1984-12-24 | 1984-12-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148937A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622625U (ja) * | 1992-06-11 | 1994-03-25 | 株式会社酒井製作所 | 軸継手の軸締結構造 |
| DE4413013A1 (de) * | 1993-04-16 | 1994-12-01 | Ricoh Kk | Video-Interfacesystem |
| WO2002048849A1 (fr) * | 2000-12-14 | 2002-06-20 | Sony Corporation | Carte circuit imprimé et système de carte circuit imprimé |
-
1984
- 1984-12-24 JP JP59270855A patent/JPS61148937A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622625U (ja) * | 1992-06-11 | 1994-03-25 | 株式会社酒井製作所 | 軸継手の軸締結構造 |
| DE4413013A1 (de) * | 1993-04-16 | 1994-12-01 | Ricoh Kk | Video-Interfacesystem |
| DE4413013C2 (de) * | 1993-04-16 | 2000-09-28 | Ricoh Kk | Video-Interfacesystem |
| WO2002048849A1 (fr) * | 2000-12-14 | 2002-06-20 | Sony Corporation | Carte circuit imprimé et système de carte circuit imprimé |
| US7017810B2 (en) | 2000-12-14 | 2006-03-28 | Sony Corporation | IC card and IC card system |
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