JP2959276B2 - インターフェース回路 - Google Patents
インターフェース回路Info
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- JP2959276B2 JP2959276B2 JP4142154A JP14215492A JP2959276B2 JP 2959276 B2 JP2959276 B2 JP 2959276B2 JP 4142154 A JP4142154 A JP 4142154A JP 14215492 A JP14215492 A JP 14215492A JP 2959276 B2 JP2959276 B2 JP 2959276B2
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- Japan
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- strobe
- output
- signal terminal
- input signal
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Description
関し、特にインターフェース回路に関する。
リや、周辺デバイスとのインターフェースを構築する場
合の例を、出力するアドレスとストローブの関係につい
て述べる。図3は、従来のインターフェース回路を示す
図である。アドレス信号(Aout)1aと、これに同
期したストローブ信号(Strobe)1bのタイミン
グの関係を図5に示す。ここではストローブ信号は負論
理としている。一般にストローブ信号は、アドレス信号
が確定した後にアサートし、アドレス信号が確定してい
る間にデアサートしなければならない。これはメモリな
どをアクセスしている時に誤書き込みが起こらないよう
にするためである。
スを出力し、その半クロック後のクロックの立ち下がり
でストローブをアサートしている。また、ストローブを
アサートした1クロック後のクロックの立ち下がりでデ
アサートし、その半クロック後のクロックの立ち上がり
でアドレスを切り換えている。
1)は、Dタイプフリップフロップ(DFF)3により
クロックの立ち上がりエッジでラッチされ、出力バッフ
ァ2を経由して出力ピンから出力される。第1のストロ
ーブ入力信号6(S1)は、Dタイプフリップフロップ
(DFF)3によりクロックの立ち下がりエッジでラッ
チされ、出力バッファ2を経由して出力ピンから出力さ
れる。7はクロック入力信号である。
スのセットアップホールド時間を確保することができ
る。図5においてストローブに対するアドレスのセット
アップ時間はt5,ストローブに対するアドレスのホー
ルド時間はt3で示されているように、概ね半クロック
程度の時間となる。
2で表されるメモリのアドレスアクセス時間は、1.5
クロックサイクルからセットアップ時間t4を引いた時
間になる。またデータのストローブからのディレイt1
は、1サイクルからセットアップ時間t4を引いた時間
になる。
い場合、前述のt1,2が極端に短時間となり、接続可
能なメモリなどのデバイスが極めて限られたものとなる
か、接続可能なデバイスが存在しなくなるため、t1,
t2をできるだけ大きく取る必要がある。
アップホールド時間を確保し、かつアクセス時間を最大
限に利用するインターフェース回路を提供することにあ
る。
め、本発明に係るインターフェース回路は、第1及び第
2のDタイプフリップフロップと、アドレス入力信号端
子と、 ストローブ入力信号端子と、 クロック入力信号端
子と、 アドレス出力信号端子と、 ストローブ出力信号端
子と、を含み、少なくとも前記ストローブ出力信号端子
から出力されるストローブ出力信号と、前記ストローブ
出力信号に対してセットアップホールドが規定される、
前記アドレス出力信号端子から出力されるアドレス出力
信号とを有し、前記ストローブ出力信号と前記アドレス
出力信号とを用いてクロック同期的或いはクロック非同
期的にデータを送受する半導体集積回路のインターフェ
ース回路であって、前記第2のDタイプフリップフロッ
プが、前記ストローブ入力信号端子から入力されるスト
ローブ入力信号を前記クロック入力信号端子から入力さ
れるクロック入力信号の立ち上がりエッジでラッチし
て、前記ストローブ出力信号端子に出力し、 前記第1の
Dタイプフリップフロップが、前記アドレス入力信号端
子から入力されるアドレス入力信号を前記第2のDタイ
プフリップフロップから出力されたストローブ出力信号
と前記クロック入力信号との論理積をとった信号の立ち
上がりエッジでラッチして、前記アドレス出力信号端子
に出力するものである。また本発明に係るインターフェ
ース回路は、第1及び第2及び第3のDタイプフリップ
フロップと、 アドレス入力信号端子と、 第1のストロー
ブ入力信号端子と、 第2のストローブ入力信号端子と、
クロック入力信号端子と、 アドレス出力信号端子と、 第
1のストローブ出力信号端子と、 第2のストローブ出力
信号端子と、を含み、 少なくとも前記第1及び第2のス
トローブ出力信号端子から出力される第1及び第2のス
トローブ出力信号と、第1及び第2の前記ストローブ信
号に対してセットアップホールドが規定される、前記ア
ドレス出力信号端子から出力されるアドレス出力信号と
を有し、前記ストローブ出力信号と前記アドレス出力信
号とを用いてクロック同期的或いはクロック非同期的に
データを送受する半導体集積回路のインターフェース回
路であって、 前記第2のDタイプフリップフロップが、
前記第1のストローブ入力信号端子から入力される第1
のストローブ入力信号を前記クロック入力信号端子から
入力されるクロック入力信号の立ち上がりエッジでラッ
チして、前記第1のストローブ出力信号端子に出力し、
前記第3のDタイプフリップフロップが、前記第2のス
トローブ入力信号端子から入力される第2のストローブ
入力信号を前記クロック入力信号端子から入力されるク
ロック入力信号の立ち上がりエッジでラッチして、前記
第2のストローブ出力信号端子に出力し、 前記第1のD
タイプフリップフロップが、前記アドレス入力信号端子
から入力されるアドレス入力信号を前記第2のDタイプ
フリップフロップから出力された第1のストローブ出力
信号と前記第3のDタイプフリップフロップから出力さ
れた第2のストローブ出力信号と前記クロック入力信号
との論理積をとった信号の立ち上がりエッジでラッチし
て、前記アドレス出力信号端子に出力するものである。
レスを切り換えるため、ストローブの外部信号とクロッ
ク入力信号の論理を取った信号で、アドレスラッチを行
う。
示すブロック図である。
以上の第1のストローブ入力信号と、これに対してセッ
トアップ時間若しくはホールド時間の規定を要する関係
にある少なくとも1以上の第2のストローブ入力信号若
しくはアドレス信号1aを有し、これらの信号を用いて
クロック同期的或いはクロック非同期的にデータを送受
する半導体集積回路のインターフェース回路を対象とす
るものであり、第1のストローブ入力信号の出力バッフ
ァの出力信号以降の点での電位を用いて第2のストロー
ブ入力信号若しくはアドレス信号の変化点を規定するも
のである。
には、Dタイプフリップフロップ(DFF)3と出力バ
ッファ2とが設けてある。
インには、Dタイプフリップフロップ(DFF)3と出
力バッファ2とが設けてある。
ゲート4は、クロック入力信号7とストローブ信号1b
との論理積を取った信号をアドレス入力信号処理ライン
のDFF3に入力させるものである。
DFF3によってクロックの立ち上がりエッジでラッチ
され、出力バッファ2を経由して出力ピンからストロー
ブ信号として出力する。このとき、ストローブ信号は負
論理とする。
理積ゲート4によりクロック入力信号7及びストローブ
信号1bの論理積を取った信号の立ち上がりエッジでラ
ッチする。つまり、一度ピンとしてチップの外部に出力
した信号とほぼ等電位の信号を用いてアドレスラッチの
タイミングを作成する。従ってクロック入力信号7が論
理1で、ストローブ信号1bも論理1でなければアドレ
ス信号1aは更新されない。
とほぼ等電位の信号を用いてアドレスラッチタイミング
を作成する具体的な手法としては、以下の3つの方法が
ある。
論理積ゲートの入力に接続する。 論理積ゲートの一方の入力を入力パッドとしてチップ
外に引き出し、パッケージ内部でストローブの出力信号
と接続する。 論理積ゲートの一方の入力をチップの入力ピンとして
パッケージ外に引き出し、ボード上でストローブ出力信
号と接続する。
,の方法も同様に実現できる。
す。ストローブ信号はクロックの立ち上がりエッジでア
サートされ、2クロック後の立ち上がりエッジでデアサ
ートされる。ストローブがデアサートされた後アドレス
信号が更新されるので、t3で表されるストローブ信号
に対するアドレス信号のホールド時間は回路の伝播遅延
によって決定される。
きは、t2で表されるメモリのアドレスアクセス時間
は、2クロックサイクルからt4で表されるセットアッ
プ時間を引いたものとなる。これは従来例の1.5クロ
ックサイクルからt4を引いたものに比べ25%改善し
ている。
示すブロック図である。本実施例では、実施例1で示し
た方法に対し、第1のストローブ入力信号6と第2のス
トローブ入力信号8との2つのストローブ信号を用いた
ときの例を示す。
ローブ入力信号8は、DFF3によりそれぞれクロック
の立ち上がりエッジでラッチされ、出力バッファ2を経
由して出力ピンからストローブ信号1bとして出力す
る。このとき、ストローブ信号は負論理とする。
理積ゲート4によりクロック入力信号7と第1のストロ
ーブ信号1bと第2のストローブ信号1cの論理積を取
った信号の立ち上がりエッジでラッチする。従って、ク
ロック入力信号7が論理1で、第1及び第2のストロー
ブ信号1b,1cも論理1でなければアドレス信号1a
は更新されない。
モリインターフェースに用いたときの例を示すと、t2
で表されるメモリのアドレスアクセス時間は2クロック
サイクルからt4で表されるセットアップ時間を引いた
ものとなる。これは従来例の1.5クロックサイクルか
らt4を引いたものに比べ25%改善できる。
る。
Claims (2)
- 【請求項1】 第1及び第2のDタイプフリップフロッ
プと、アドレス入力信号端子と、 ストローブ入力信号端子と、 クロック入力信号端子と、 アドレス出力信号端子と、 ストローブ出力信号端子と、 を含み、 少なくとも前記ストローブ出力信号端子から出力される
ストローブ出力信号と、前記ストローブ出力信号に対し
てセットアップホールドが規定される、前記アドレス出
力信号端子から出力されるアドレス出力信号とを有し、
前記ストローブ出力信号と前記アドレス出力信号とを用
いてクロック同期的或いはクロック非同期的にデータを
送受する半導体集積回路のインターフェース回路であっ
て、前記 第2のDタイプフリップフロップが、前記ストロー
ブ入力信号端子から入力されるストローブ入力信号を前
記クロック入力信号端子から入力されるクロック入力信
号の立ち上がりエッジでラッチして、前記ストローブ出
力信号端子に出力し、 前記第1のDタイプフリップフロップが、前記アドレス
入力信号端子から入力されるアドレス入力信号を前記第
2のDタイプフリップフロップから出力されたストロー
ブ出力信号と前記クロック入力信号との論理積をとった
信号の立ち上がりエッジでラッチして、前記アドレス出
力信号端子に出力する ことを特徴とするインターフェー
ス回路。 - 【請求項2】 第1及び第2及び第3のDタイプフリッ
プフロップと、 アドレス入力信号端子と、 第1のストローブ入力信号端子と、 第2のストローブ入力信号端子と、 クロック入力信号端子と、 アドレス出力信号端子と、 第1のストローブ出力信号端子と、 第2のストローブ出力信号端子と、 を含み、 少なくとも前記第1及び第2のストローブ出力信号端子
から出力される第1及び第2のストローブ出力信号と、
第1及び第2の前記ストローブ信号に対してセットアッ
プホールドが規定される、前記アドレス出力信号端子か
ら出力されるアドレス出力信号とを有し、前記ストロー
ブ出力信号と前記アドレス出力信号とを用いてクロック
同期的或いはクロック非同期的にデータを送受する半導
体集積回路のインターフェース回路であって、 前記第2のDタイプフリップフロップが、前記第1のス
トローブ入力信号端子から入力される第1のストローブ
入力信号を前記クロック入力信号端子から入力されるク
ロック入力信号の立ち上がりエッジでラッチして、前記
第1のストローブ出力信号端子に出力し、 前記第3のDタイプフリップフロップが、前記第2のス
トローブ入力信号端子から入力される第2のストローブ
入力信号を前記クロック入力信号端子から入力されるク
ロック入力信号の立ち上がりエッジでラッチして、前記
第2のストローブ出力信号端子に出力し、 前記第1のDタイプフリップフロップが、前記アドレス
入力信号端子から入力されるアドレス入力信号を前記第
2のDタイプフリップフロップから出力された第1のス
トローブ出力信号と前記第3のDタイプフリップフロッ
プから出力された第2のストローブ出力信号と前記クロ
ック入力信号との論理積をとった信号の立ち上がりエッ
ジでラッチして、前記アドレス出力信号端子に出力する
ことを特徴とするインターフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4142154A JP2959276B2 (ja) | 1992-05-07 | 1992-05-07 | インターフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4142154A JP2959276B2 (ja) | 1992-05-07 | 1992-05-07 | インターフェース回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05313796A JPH05313796A (ja) | 1993-11-26 |
JP2959276B2 true JP2959276B2 (ja) | 1999-10-06 |
Family
ID=15308621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4142154A Expired - Lifetime JP2959276B2 (ja) | 1992-05-07 | 1992-05-07 | インターフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2959276B2 (ja) |
-
1992
- 1992-05-07 JP JP4142154A patent/JP2959276B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05313796A (ja) | 1993-11-26 |
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