JPS6256598B2 - - Google Patents
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- Publication number
- JPS6256598B2 JPS6256598B2 JP54046848A JP4684879A JPS6256598B2 JP S6256598 B2 JPS6256598 B2 JP S6256598B2 JP 54046848 A JP54046848 A JP 54046848A JP 4684879 A JP4684879 A JP 4684879A JP S6256598 B2 JPS6256598 B2 JP S6256598B2
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- JP
- Japan
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- circuit
- address
- output
- address input
- input
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- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
Description
【発明の詳細な説明】
本発明はメモリ回路に係り、特に集積回路化さ
れたICメモリ回路に関する。
れたICメモリ回路に関する。
ICメモリ回路は、外部クロツクを用いた同期
型と、用いない非同期型とに大別できる。同期型
は、速度電力積に関しては非同期型より優れてい
るが、外部クロツクと入力信号との間にタイミン
グについての制約があるため、非同期型に比べ使
いにくいという欠点があつた。他方非同期型は電
力消費が大きいという問題点があつた。
型と、用いない非同期型とに大別できる。同期型
は、速度電力積に関しては非同期型より優れてい
るが、外部クロツクと入力信号との間にタイミン
グについての制約があるため、非同期型に比べ使
いにくいという欠点があつた。他方非同期型は電
力消費が大きいという問題点があつた。
本発明の目的は、非同期型であつて、しかも同
期型と同程度の速度電力積のメモリ回路を提供す
ることにある。
期型と同程度の速度電力積のメモリ回路を提供す
ることにある。
本発明によるメモリ回路は外部からクロツクを
受けることなく、内部でクロツク（内部クロツ
ク）を発生させるもので、内部クロツクは少くと
も１つ以上のアドレス入力の論理変化が起きた場
合にのみ発生させるようにしたものである。
受けることなく、内部でクロツク（内部クロツ
ク）を発生させるもので、内部クロツクは少くと
も１つ以上のアドレス入力の論理変化が起きた場
合にのみ発生させるようにしたものである。
すなわち、本発明によるメモリ回路は、アドレ
ス入力の論理変化を検知する手段と少くとも１つ
以上のアドレス入力に関して論理変化が起こつた
場合のみ内部クロツクを発生させる手段とを備
え、上記検知手段はアドレス入力を遅延させる回
路と、前記アドレス入力及び前記遅延回路の出力
を各々第１及び第２の入力とする排他的論理和回
路とを含み、上記内部クロツク発生手段は上記排
他的論理和回路の出力によつてセツトされ、変化
したアドレス入力による読み出しが行なわれたこ
とを示す信号によつてリセツトされるフリツプフ
ロツプ回路を含むことを特徴とする。
ス入力の論理変化を検知する手段と少くとも１つ
以上のアドレス入力に関して論理変化が起こつた
場合のみ内部クロツクを発生させる手段とを備
え、上記検知手段はアドレス入力を遅延させる回
路と、前記アドレス入力及び前記遅延回路の出力
を各々第１及び第２の入力とする排他的論理和回
路とを含み、上記内部クロツク発生手段は上記排
他的論理和回路の出力によつてセツトされ、変化
したアドレス入力による読み出しが行なわれたこ
とを示す信号によつてリセツトされるフリツプフ
ロツプ回路を含むことを特徴とする。
第１図および第２図を参照して本発明の参考例
について説明する。第１図に示すようにアドレス
入力端子A0〜Ａoのそれぞれを直接排他的論理和
ゲートEX0〜EXoの一入力に供給すると共にそれ
ぞれのアドレス入力端子からの信号を遅延回路
D0〜Ｄoを経由させて、それぞれ対応する排他的
論理和ゲートEX0〜EXoの他入力に供給する。そ
れぞれの論理和ゲートEX0〜EXoの出力OS0〜
OSoをオアゲートＲに入力し、オアゲートＲから
内部クロツクCEを出力する。
について説明する。第１図に示すようにアドレス
入力端子A0〜Ａoのそれぞれを直接排他的論理和
ゲートEX0〜EXoの一入力に供給すると共にそれ
ぞれのアドレス入力端子からの信号を遅延回路
D0〜Ｄoを経由させて、それぞれ対応する排他的
論理和ゲートEX0〜EXoの他入力に供給する。そ
れぞれの論理和ゲートEX0〜EXoの出力OS0〜
OSoをオアゲートＲに入力し、オアゲートＲから
内部クロツクCEを出力する。
次に第２図により動作について説明する。ここ
では一例としてアドレスA0が論理変化をしたと
きについて説明する。アドレスA0が時刻T0にて
論理変化すると、論理和ゲートEX0はアドレスA0
の遅延信号DA0が遅延回路D0の遅延時間Tdに応
じた期間上記論理変化に至らないために、時刻
T1迄の期間Tdにわたつて高レベルの出力を発生
する。この高レベルの出力OS0はオアゲートＲを
介して内部クロツクCEとして出力される。時刻
T1を過ぎると遅延出力DA0はアドレスA0と同一
論理レベルとなり、出力OS0は低レベルとなる。
さらに時刻T2でアドレスA0のレベルが復帰する
と再び時刻T3迄の遅延回路D0の遅延時間Tdにわ
たつてアドレスA0とその遅延信号DA0とに不一致
が生じ、論理和ゲートEX0の出力OS0が高レベル
となり、高レベルの内部クロツクCEとして出力
される。
では一例としてアドレスA0が論理変化をしたと
きについて説明する。アドレスA0が時刻T0にて
論理変化すると、論理和ゲートEX0はアドレスA0
の遅延信号DA0が遅延回路D0の遅延時間Tdに応
じた期間上記論理変化に至らないために、時刻
T1迄の期間Tdにわたつて高レベルの出力を発生
する。この高レベルの出力OS0はオアゲートＲを
介して内部クロツクCEとして出力される。時刻
T1を過ぎると遅延出力DA0はアドレスA0と同一
論理レベルとなり、出力OS0は低レベルとなる。
さらに時刻T2でアドレスA0のレベルが復帰する
と再び時刻T3迄の遅延回路D0の遅延時間Tdにわ
たつてアドレスA0とその遅延信号DA0とに不一致
が生じ、論理和ゲートEX0の出力OS0が高レベル
となり、高レベルの内部クロツクCEとして出力
される。
このように参考例によればクロツク入力端子を
設けることがないために端子数を少なくでき、か
つエアクセスされるときのみ、すなわちアドレス
や変化したときのみ、内部クロツクが発生される
ために消費電力が大幅に減少するという利点を有
する。
設けることがないために端子数を少なくでき、か
つエアクセスされるときのみ、すなわちアドレス
や変化したときのみ、内部クロツクが発生される
ために消費電力が大幅に減少するという利点を有
する。
上述の内部クロツクCEのパルス巾は遅延回路
D0〜Ｄoの遅延特性により任意に設定できる。遅
延回路D0〜Ｄoとしてはインバータ回路等何ら制
限されるものではない。
D0〜Ｄoの遅延特性により任意に設定できる。遅
延回路D0〜Ｄoとしてはインバータ回路等何ら制
限されるものではない。
次に第３図および第４図を参照して本発明の一
の実施例について説明する。
の実施例について説明する。
第３図において、アドレス入力A0，A1，…，
Ａoは遅延回路D0〜Ｄoの入力端子及び排他的論理
和回路EX0〜EXoの第１の入力端子に接続され、
前記遅延回路D0〜Ｄoの出力端子OS0〜OSoは上記
排他的論理和回路EX0〜EXoの第２の入力端子に
それぞれ接続されている。排他的論理和回路EX0
〜EXoの出力OS0，OS1，…，OSoは、リセツト
付ｎ入力フリツプフロツプ回路FFの入力端子に
導入されている。他方フリツプフロツプ回路FF
のリセツト端子Ｒには、メモリ回路において変化
したアドレスに対応した読み出しが行なわれたこ
とを検知し、それに基いて発生されるリセツト信
号が供給されている。
Ａoは遅延回路D0〜Ｄoの入力端子及び排他的論理
和回路EX0〜EXoの第１の入力端子に接続され、
前記遅延回路D0〜Ｄoの出力端子OS0〜OSoは上記
排他的論理和回路EX0〜EXoの第２の入力端子に
それぞれ接続されている。排他的論理和回路EX0
〜EXoの出力OS0，OS1，…，OSoは、リセツト
付ｎ入力フリツプフロツプ回路FFの入力端子に
導入されている。他方フリツプフロツプ回路FF
のリセツト端子Ｒには、メモリ回路において変化
したアドレスに対応した読み出しが行なわれたこ
とを検知し、それに基いて発生されるリセツト信
号が供給されている。
第４図を参照して動作の一例について説明す
る。
る。
時刻T0において、アドレス入力A0が“１”か
ら“０”へ変化すると、排他的論理和回路EXの
出力OS0が“０”から“１”へ変わり、フリツプ
フロツプ回路FFの出力CEが“０”から“１”へ
変わる。時刻T1において遅延回路Ｄの出力が
“１”から“０”へ変わると、排他的論理和回路
EXの出力OS0は“１”から“０”へ変わるが、
フリツプフロツプFFの出力CEは既にラツチされ
ているので“１”を保つ。時刻T2において変化
したアドレス情報に基いた読み出し動作が完了し
たことにより、リセツト信号Ｒが“０”から
“１”に変わると、フリツプフロツプ回路FFはリ
セツト状態となり出力CEは“１”から“０”に
変わる。時刻T4において、アドレス入力A0が
“０”から“１”に変化した場合も上記と同様の
動作が行なわれ、出力CEが“０”から“１”へ
変化する。
ら“０”へ変化すると、排他的論理和回路EXの
出力OS0が“０”から“１”へ変わり、フリツプ
フロツプ回路FFの出力CEが“０”から“１”へ
変わる。時刻T1において遅延回路Ｄの出力が
“１”から“０”へ変わると、排他的論理和回路
EXの出力OS0は“１”から“０”へ変わるが、
フリツプフロツプFFの出力CEは既にラツチされ
ているので“１”を保つ。時刻T2において変化
したアドレス情報に基いた読み出し動作が完了し
たことにより、リセツト信号Ｒが“０”から
“１”に変わると、フリツプフロツプ回路FFはリ
セツト状態となり出力CEは“１”から“０”に
変わる。時刻T4において、アドレス入力A0が
“０”から“１”に変化した場合も上記と同様の
動作が行なわれ、出力CEが“０”から“１”へ
変化する。
以上は、アドレス入力A0のみが論理変化した
場合についての動作であるが、１つ以上のいずれ
のアドレス入力が論理変化した場合も同様の動作
が行なわれることは明らかである。
場合についての動作であるが、１つ以上のいずれ
のアドレス入力が論理変化した場合も同様の動作
が行なわれることは明らかである。
次に第５図を参照して内部クロツクCEを利用
したメモリ回路の一例について簡単に説明する。
したメモリ回路の一例について簡単に説明する。
本発明によるメモリ回路は内部で発生した内部
クロツクをあたかも同期型における外部からのク
ロツクと同様に利用するもので、メモリ回路は基
本的には同期型の構成をとる。
クロツクをあたかも同期型における外部からのク
ロツクと同様に利用するもので、メモリ回路は基
本的には同期型の構成をとる。
第５図において、内部クロツクはインバータ２
０に入力され、その出力をリセツト信号REとし
て取り出し、さらにインバータ２１を介してチツ
プイネーブル信号ENを取り出す。これらの信号
RE，ENはそれぞれ、アドレス入力バツフア１０
アドレスデコーダ１１に入力されると共にメモリ
セルマトリツク１２へも制御回路を経て与えられ
る。また出力回路１３にも供給される。
０に入力され、その出力をリセツト信号REとし
て取り出し、さらにインバータ２１を介してチツ
プイネーブル信号ENを取り出す。これらの信号
RE，ENはそれぞれ、アドレス入力バツフア１０
アドレスデコーダ１１に入力されると共にメモリ
セルマトリツク１２へも制御回路を経て与えられ
る。また出力回路１３にも供給される。
第１図は、本発明の参考例を示す回路図、第２
図は、第１図の回路のタイミング図、第３図は本
発明の実施例を示す回路図、第４図はそのタイミ
ング図、第５図は本発明を適用したメモリ回路を
示すブロツク図である。 Ｄ……遅延回路、EX……排他的論理和回路、
FF……リセツト付フリツプフロツプ回路、A0，
A1，Ａo……アドレス入力、Ｒ……リセツト信
号、CE……内部クロツク。
図は、第１図の回路のタイミング図、第３図は本
発明の実施例を示す回路図、第４図はそのタイミ
ング図、第５図は本発明を適用したメモリ回路を
示すブロツク図である。 Ｄ……遅延回路、EX……排他的論理和回路、
FF……リセツト付フリツプフロツプ回路、A0，
A1，Ａo……アドレス入力、Ｒ……リセツト信
号、CE……内部クロツク。
Claims (1)
- １ アドレス入力の論理変化を検知する手段と少
くとも１つ以上のアドレス入力に関して論理変化
が起こつた場合のみ内部クロツクを発生させる手
段とを備え、上記検知手段はアドレス入力を遅延
させる回路と、前記アドレス入力及び前記遅延回
路の出力を各々第１及び第２の入力とする排他的
論理和回路とを含み、上記内部クロツク発生手段
は上記排他的論理和回路の出力によつてセツトさ
れ、変化したアドレス入力による読み出しが行な
われたことを示す信号によつてリセツトされるフ
リツプフロツプ回路を含むことを特徴とするメモ
リ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4684879A JPS55138128A (en) | 1979-04-17 | 1979-04-17 | Memory circuit |
| US06/139,595 US4337525A (en) | 1979-04-17 | 1980-04-11 | Asynchronous circuit responsive to changes in logic level |
| DE8080102068T DE3070410D1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
| EP80102068A EP0017990B1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4684879A JPS55138128A (en) | 1979-04-17 | 1979-04-17 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138128A JPS55138128A (en) | 1980-10-28 |
| JPS6256598B2 true JPS6256598B2 (ja) | 1987-11-26 |
Family
ID=12758752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4684879A Granted JPS55138128A (en) | 1979-04-17 | 1979-04-17 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55138128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190293U (ja) * | 1987-05-29 | 1988-12-07 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337889A (ja) * | 1986-07-31 | 1988-02-18 | Fujitsu Ltd | メモリ装置 |
| FR2619939B1 (fr) * | 1987-09-01 | 1989-12-08 | Thomson Semiconducteurs | Circuit de detection de transitions d'adresses |
| JPS63200390A (ja) * | 1987-12-25 | 1988-08-18 | Toshiba Corp | 半導体メモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414130A (en) * | 1977-07-01 | 1979-02-02 | Ncr Co | Memory having less connecting pins |
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
| JPS554735A (en) * | 1978-06-23 | 1980-01-14 | Toshiba Corp | Semiconductor memory |
-
1979
- 1979-04-17 JP JP4684879A patent/JPS55138128A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414130A (en) * | 1977-07-01 | 1979-02-02 | Ncr Co | Memory having less connecting pins |
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
| JPS554735A (en) * | 1978-06-23 | 1980-01-14 | Toshiba Corp | Semiconductor memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190293U (ja) * | 1987-05-29 | 1988-12-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55138128A (en) | 1980-10-28 |
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