JPS6117077B2 - - Google Patents
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- JPS6117077B2 JPS6117077B2 JP55038372A JP3837280A JPS6117077B2 JP S6117077 B2 JPS6117077 B2 JP S6117077B2 JP 55038372 A JP55038372 A JP 55038372A JP 3837280 A JP3837280 A JP 3837280A JP S6117077 B2 JPS6117077 B2 JP S6117077B2
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000003068 static effect Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特にスタチツ
ク型記憶装置の書き込み手段に関するものであ
る。
ク型記憶装置の書き込み手段に関するものであ
る。
従来から用いられている書き込み手段において
は、内部の書き込み信号が書き込み状態である期
間（以下、ライト・サイクルと称する）は、外部
入力の書き込み信号WE（以下、WEと称する）
のライト・サイクルにほぼ等しいという関係が成
立する。そのため、メモリセルとして、保持電流
を電源ＶCC線からではなくデイジツト線から供給
するような回路構成のセルを使用しようとした場
合、WEが長い間ライト状態のままだと、非選択
セルのハイレベル側の節点が電位降下を起こし、
誤書き込みが行なわれる恐れが生じる。
は、内部の書き込み信号が書き込み状態である期
間（以下、ライト・サイクルと称する）は、外部
入力の書き込み信号WE（以下、WEと称する）
のライト・サイクルにほぼ等しいという関係が成
立する。そのため、メモリセルとして、保持電流
を電源ＶCC線からではなくデイジツト線から供給
するような回路構成のセルを使用しようとした場
合、WEが長い間ライト状態のままだと、非選択
セルのハイレベル側の節点が電位降下を起こし、
誤書き込みが行なわれる恐れが生じる。
従来から用いられている書き込み回路の一例を
第１図と第２図を用いて説明する。説明を簡単に
するため、外部入力の書き込みデータ信号（以
下、ＤINと称する）は１つしかないと仮定して行
なう。
第１図と第２図を用いて説明する。説明を簡単に
するため、外部入力の書き込みデータ信号（以
下、ＤINと称する）は１つしかないと仮定して行
なう。
第１図に示すようにデータ入力信号ＤINはデー
タ発生回路Ａの入力端子に接続され、一方WEは
インバータ回路Ｂの入力端子に接続される。回路
Ａは、ＤINと同相の信号D′と逆相の信号D′を出
力し、インバータ回路Ｂは、WEを逆相の内部の
書き込み信号WE′を出力する。信号WE′とD′とは
NANDゲートＣの入力端子に接続され、同様に
WE′とD′とはNANDゲートＤの入力端子に接続さ
れる。ゲートＣとＤの各出力信号が、ライトデー
タバス線WD，WDにそれぞれ接続される。
タ発生回路Ａの入力端子に接続され、一方WEは
インバータ回路Ｂの入力端子に接続される。回路
Ａは、ＤINと同相の信号D′と逆相の信号D′を出
力し、インバータ回路Ｂは、WEを逆相の内部の
書き込み信号WE′を出力する。信号WE′とD′とは
NANDゲートＣの入力端子に接続され、同様に
WE′とD′とはNANDゲートＤの入力端子に接続さ
れる。ゲートＣとＤの各出力信号が、ライトデー
タバス線WD，WDにそれぞれ接続される。
つぎに第２図により、動作について説明する。
WEが“１”状態の時は、WE′は“０”状態で
あるため、信号WD，WDはともに“１”状態で
ある。時刻T0において、WEが“０”状態に変化
すると、WDは“１”状態を維持し、WD信号は
“０”状態に変化する。時刻T1でＤINが“１”か
ら“０”に変化すると、それに応じてWD、WD
も各々“１”→“０”，“０”→“１”に変化す
る。時刻T2でWEが“１”状態に戻ると、WD，
WDは共に“１”状態に復帰する。すなわち、従
来の書き込み回路だと、信号WE′が“１”状態の
時に相当するところの、内部のライト・サイクル
は、WEのライト・サイクルT0〜T2にほぼ等し
い。
あるため、信号WD，WDはともに“１”状態で
ある。時刻T0において、WEが“０”状態に変化
すると、WDは“１”状態を維持し、WD信号は
“０”状態に変化する。時刻T1でＤINが“１”か
ら“０”に変化すると、それに応じてWD、WD
も各々“１”→“０”，“０”→“１”に変化す
る。時刻T2でWEが“１”状態に戻ると、WD，
WDは共に“１”状態に復帰する。すなわち、従
来の書き込み回路だと、信号WE′が“１”状態の
時に相当するところの、内部のライト・サイクル
は、WEのライト・サイクルT0〜T2にほぼ等し
い。
次に、第３図に示したように、スタチツク型メ
モリセルアレイが複数のメモリセル１，２で構成
され、上記セルのアドレス線を各々×１，×２、
デイジツト線をDIG，DIGとし、デイジツト線は
デイジツト線負荷素子Ｌ，L′で終端されていると
する。前記信号WD，WDはそれぞれ、スイツチ
ング素子Ｑ１，Ｑ２を経由して、デイジツト線
DIG，DIGに伝達され、選択セルに書き込みがな
される。ここで、メモリセルとして、第４図に示
したような、デイジツト線から抵抗Ｒを介して保
持電流が供給される回路構成が考えられる。抵抗
Ｒは、非選択セルをデイジツト線から遮断状態に
するため充分に高抵抗でなければならないが、リ
ーク電流を補償するためその抵抗Ｒを経由して、
セルのハイ側のレベルの保持電流をデイジツト線
から供給しなくてはならない。このようなセルを
採用した場合、従来の書き込み回路だと非選択セ
ルに書き込みが行なわれる可能性があることを以
下説明する。ここで説明するにあたり、第４図に
おいて節点ａがローレベル、節点ｂがハイレベル
の場合をセルの“０”情報とし、節点ａがハイレ
ベル、節点ｂがローレベルの場合をセルの“１”
情報と仮定する。そして第３図において、セル２
は“０”情報であり、セル“１”が選択され、
“１”情報が書き込まれる場合すなわちＤIN＝
“１”を仮定する。第５図において、時刻T0で
WEがライト状態になつたと仮定すると、“１”
情報を書き込むため、DIGはハイレベル、DIGは
ローレベルになる。ここでもしWEが充分に長く
書き込み状態を維持したと仮定すると、“０”情
報を記憶している非選択セル２において、節点ｂ
のハイレベルが抵抗Ｒを経由して除々に電位降下
し、同様の理由で、節点ａのローレベルは除去に
電位上昇を起こす。そしてついに時刻T1におい
て、両者のレベルは逆転し、セル２は逆情報を記
憶することになる。すなわち、非選択セルに逆情
報が誤書き込みされることになる。
モリセルアレイが複数のメモリセル１，２で構成
され、上記セルのアドレス線を各々×１，×２、
デイジツト線をDIG，DIGとし、デイジツト線は
デイジツト線負荷素子Ｌ，L′で終端されていると
する。前記信号WD，WDはそれぞれ、スイツチ
ング素子Ｑ１，Ｑ２を経由して、デイジツト線
DIG，DIGに伝達され、選択セルに書き込みがな
される。ここで、メモリセルとして、第４図に示
したような、デイジツト線から抵抗Ｒを介して保
持電流が供給される回路構成が考えられる。抵抗
Ｒは、非選択セルをデイジツト線から遮断状態に
するため充分に高抵抗でなければならないが、リ
ーク電流を補償するためその抵抗Ｒを経由して、
セルのハイ側のレベルの保持電流をデイジツト線
から供給しなくてはならない。このようなセルを
採用した場合、従来の書き込み回路だと非選択セ
ルに書き込みが行なわれる可能性があることを以
下説明する。ここで説明するにあたり、第４図に
おいて節点ａがローレベル、節点ｂがハイレベル
の場合をセルの“０”情報とし、節点ａがハイレ
ベル、節点ｂがローレベルの場合をセルの“１”
情報と仮定する。そして第３図において、セル２
は“０”情報であり、セル“１”が選択され、
“１”情報が書き込まれる場合すなわちＤIN＝
“１”を仮定する。第５図において、時刻T0で
WEがライト状態になつたと仮定すると、“１”
情報を書き込むため、DIGはハイレベル、DIGは
ローレベルになる。ここでもしWEが充分に長く
書き込み状態を維持したと仮定すると、“０”情
報を記憶している非選択セル２において、節点ｂ
のハイレベルが抵抗Ｒを経由して除々に電位降下
し、同様の理由で、節点ａのローレベルは除去に
電位上昇を起こす。そしてついに時刻T1におい
て、両者のレベルは逆転し、セル２は逆情報を記
憶することになる。すなわち、非選択セルに逆情
報が誤書き込みされることになる。
本発明の目的は、外部のライトサイクルとは独
立に必要十分な期間だけ内部のライト・サイクル
とすることにより、上記の誤書き込みを防ぐメモ
リ装置を提供することにある。
立に必要十分な期間だけ内部のライト・サイクル
とすることにより、上記の誤書き込みを防ぐメモ
リ装置を提供することにある。
本発明の半導体記憶装置は、複数のメモリセル
が記憶されたデイジツト線とアドレス選択手段
と、外部からの書き込み制御信号に応答する書き
込み手段とを備え、さらに外部からの書き込み制
御信号に応答してこれにより短いパルス幅の内部
書き込み信号を少なくとも発生させる手段を設け
たことを特徴とする。
が記憶されたデイジツト線とアドレス選択手段
と、外部からの書き込み制御信号に応答する書き
込み手段とを備え、さらに外部からの書き込み制
御信号に応答してこれにより短いパルス幅の内部
書き込み信号を少なくとも発生させる手段を設け
たことを特徴とする。
また本発明では上記の半導体記憶装置におい
て、書き込み信号の開始の論理変化を検知する手
段と、少なくとも１つ以上の書き込みデータ信号
の論理変化を検知する手段とを備え、さらに書き
込み信号の開始の論理変化がおこつた場合と書き
込み信号が書き込み状態の時に少なくとも１つ以
上の書き込みデータ信号の論理変化がおこつた場
合とにのみ、内部書き込み信号を発生させる手段
をあわせ備えていることを特徴とする。
て、書き込み信号の開始の論理変化を検知する手
段と、少なくとも１つ以上の書き込みデータ信号
の論理変化を検知する手段とを備え、さらに書き
込み信号の開始の論理変化がおこつた場合と書き
込み信号が書き込み状態の時に少なくとも１つ以
上の書き込みデータ信号の論理変化がおこつた場
合とにのみ、内部書き込み信号を発生させる手段
をあわせ備えていることを特徴とする。
本発明の半導体記憶装置の複数のメモリセルは
デイジツト線から保持電流を供給されるフリツ
プ・フロツプによつて構成されていることを他の
特徴とする。
デイジツト線から保持電流を供給されるフリツ
プ・フロツプによつて構成されていることを他の
特徴とする。
そして本発明の上記フリツプ・フロツプは絶縁
ゲート型電界効果トランジスタ（以下MISFET
と称する）によつて構成することができる。
ゲート型電界効果トランジスタ（以下MISFET
と称する）によつて構成することができる。
次に第６図を参照して、本発明の実施例を説明
する。第６図において、外部入力信号WEは、ワ
ンシヨツトWE発生回路１１の入力端子と、イン
バータ回路１２の入力端子に接続され、一方外部
入力信号ＤINは、データ発生回路１３の入力端子
とワンシヨツトデータ発生回路１４に接続され
る。回路１１はワンシヨツト信号OSWEを、回
路１２はWEのインバート信号WE′をそれぞれ出
力する。ここで信号OSWEはWEが“１”→
“０”の論理変化をおこした場合にのみ発生する
“０”→“１”→“０”のワンシヨツト信号であ
る。回路１３は、信号ＤINと同相の信号D′と逆
相の信号D′を出力し、回路１４はワンシヨツト
信号OSDINとOSDINを出力する。ここで信号
OSDINはＤINが“０”→“１”の論理変化を起
こした場合にのみ発生する“０”→“１”→
“０”のワンシヨツト信号であり、逆に信号
OSDINは、ＤINが“１”→“０”の論理変化を
起こした場合にのみ発生する。“０”→“１”→
“０”のワンシヨツト信号である。信号OSWEと
信号D′はANDゲート１５の入力端子に接続さ
れ、同様に信号OSWEと信号D′はANDゲート１
６の入力端子に接続される。信号WE′と信号
OSDINはANDゲート１７の入力端子に接続さ
れ、同様に信号WE′と信号OSDINはANDゲート
１８の入力端子に接続される。続いて、ゲート１
５の出力信号WD1′とゲート１７の出力信号
WD2′はNORゲート１９の入力端子に接続され、
同様にゲート１６の出力端子WD1′とゲート１８
の出力信号WD２′はNORゲート２０の入力端子
に接続される。ゲート１９とゲート２０の各出力
信号がライト・データーバス線WD，WDにそれ
ぞれ接続される。
する。第６図において、外部入力信号WEは、ワ
ンシヨツトWE発生回路１１の入力端子と、イン
バータ回路１２の入力端子に接続され、一方外部
入力信号ＤINは、データ発生回路１３の入力端子
とワンシヨツトデータ発生回路１４に接続され
る。回路１１はワンシヨツト信号OSWEを、回
路１２はWEのインバート信号WE′をそれぞれ出
力する。ここで信号OSWEはWEが“１”→
“０”の論理変化をおこした場合にのみ発生する
“０”→“１”→“０”のワンシヨツト信号であ
る。回路１３は、信号ＤINと同相の信号D′と逆
相の信号D′を出力し、回路１４はワンシヨツト
信号OSDINとOSDINを出力する。ここで信号
OSDINはＤINが“０”→“１”の論理変化を起
こした場合にのみ発生する“０”→“１”→
“０”のワンシヨツト信号であり、逆に信号
OSDINは、ＤINが“１”→“０”の論理変化を
起こした場合にのみ発生する。“０”→“１”→
“０”のワンシヨツト信号である。信号OSWEと
信号D′はANDゲート１５の入力端子に接続さ
れ、同様に信号OSWEと信号D′はANDゲート１
６の入力端子に接続される。信号WE′と信号
OSDINはANDゲート１７の入力端子に接続さ
れ、同様に信号WE′と信号OSDINはANDゲート
１８の入力端子に接続される。続いて、ゲート１
５の出力信号WD1′とゲート１７の出力信号
WD2′はNORゲート１９の入力端子に接続され、
同様にゲート１６の出力端子WD1′とゲート１８
の出力信号WD２′はNORゲート２０の入力端子
に接続される。ゲート１９とゲート２０の各出力
信号がライト・データーバス線WD，WDにそれ
ぞれ接続される。
次に第７図を用いて第６図の回路の動作につい
て説明する。ここでは、説明を簡単にするため、
WEは時刻T0で“１”→“０”に変化し、時刻T3
で“０”→“１”に変化すると仮定し、その上Ｄ
INは時刻T1で“１”→“０”、時刻T2で“０”→
“１”に変化すると仮定して説明を行なう。
て説明する。ここでは、説明を簡単にするため、
WEは時刻T0で“１”→“０”に変化し、時刻T3
で“０”→“１”に変化すると仮定し、その上Ｄ
INは時刻T1で“１”→“０”、時刻T2で“０”→
“１”に変化すると仮定して説明を行なう。
まずｔ＝T0〜T1の期間においてWEが“１”→
“０”に変化すると、OSWE信号にワンシヨツト
信号が発生する。そのため、その時点で“１”状
態にあるD′とのANDゲート出力WD１′にワンシ
ヨツト信号が発生し、一方WD１′はD′が“０”
状態であるために“０”状態を維持する。一方、
ＤINは変化しないため、信号OSDINとOSDINは
“０”状態でありそのため信号WD２′とWD２′は
両方共“０”状態を維持する。従つてライト・デ
ーターバス信号WD，WDのうち、WDのみに
“１”→“０”→“１”のワンシヨツト信号が発
生し、WDは“１”状態を維持する。
“０”に変化すると、OSWE信号にワンシヨツト
信号が発生する。そのため、その時点で“１”状
態にあるD′とのANDゲート出力WD１′にワンシ
ヨツト信号が発生し、一方WD１′はD′が“０”
状態であるために“０”状態を維持する。一方、
ＤINは変化しないため、信号OSDINとOSDINは
“０”状態でありそのため信号WD２′とWD２′は
両方共“０”状態を維持する。従つてライト・デ
ーターバス信号WD，WDのうち、WDのみに
“１”→“０”→“１”のワンシヨツト信号が発
生し、WDは“１”状態を維持する。
以上のように、WEが“１”から“０”に変化
してライト・エネーブル期間に入ると、その時の
データ入力Dinのデータに応じてWD、WDのいず
れか一方（上記の例ではWD）が短期間変化し、
その短期間の時間のみで書き込みが行なわれる。
すなわち本発明によれば、外部からの書き込み制
御信号に応答してこれより短いパルス幅の内部書
き込み信号が少なくとも発生される。なお、通常
は書き込み期間（ライト・エネーブル期間）にお
いてデータ入力Dinの入力は変化しないが、場合
によつては該期間中にデータ入力が変化すること
がある。そのときも、短いパルス幅の書き込みパ
ルスを発生させる必要がある。また書き込み期間
内にデータ入力が再度変化する場合もあり、その
ときもデータ書き込みが短期間に行なわなければ
ならない。以下にはこのケース、すなわち入力デ
ータDinが時刻T1で変化し、時刻T2で再度変化し
た場合について説明する。この場合にｔ＝T1〜
T2の期間においては、信号WD１′とWD１′は、
WEが変化しないため“０”状態を維持する。信
号WE′は“１”状態で、ＤINが“１”→“０”に
変化するため、OSDINにのみワンシヨツト信号
が発生し、OSDINは“０”状態を維持する。そ
のためWD２′は“０”状態のままで、WD２′に
ワンシヨツト信号が発生し、ライト・データーバ
スにはWDのみに“１”→“０”→“１”のワン
シヨツト信号が発出し、WDは“１”状態を維持
する。すなわちｔ＝T1〜T2の間は、WDが“０”
状態の期間だけ、データ“０”のライト状態にな
る。同様に、Ｔ＝t2〜t3の間は、WDが“０”状
態だけデータ“１”の書き込み状態になる。Ｔ＝
t3時点以降は、信号OSWEとWE′が“０”状態を
維持するため、WDとWDは“１”状態を維持
し、書き込みは行なわれず、読み出し状態にな
る。
してライト・エネーブル期間に入ると、その時の
データ入力Dinのデータに応じてWD、WDのいず
れか一方（上記の例ではWD）が短期間変化し、
その短期間の時間のみで書き込みが行なわれる。
すなわち本発明によれば、外部からの書き込み制
御信号に応答してこれより短いパルス幅の内部書
き込み信号が少なくとも発生される。なお、通常
は書き込み期間（ライト・エネーブル期間）にお
いてデータ入力Dinの入力は変化しないが、場合
によつては該期間中にデータ入力が変化すること
がある。そのときも、短いパルス幅の書き込みパ
ルスを発生させる必要がある。また書き込み期間
内にデータ入力が再度変化する場合もあり、その
ときもデータ書き込みが短期間に行なわなければ
ならない。以下にはこのケース、すなわち入力デ
ータDinが時刻T1で変化し、時刻T2で再度変化し
た場合について説明する。この場合にｔ＝T1〜
T2の期間においては、信号WD１′とWD１′は、
WEが変化しないため“０”状態を維持する。信
号WE′は“１”状態で、ＤINが“１”→“０”に
変化するため、OSDINにのみワンシヨツト信号
が発生し、OSDINは“０”状態を維持する。そ
のためWD２′は“０”状態のままで、WD２′に
ワンシヨツト信号が発生し、ライト・データーバ
スにはWDのみに“１”→“０”→“１”のワン
シヨツト信号が発出し、WDは“１”状態を維持
する。すなわちｔ＝T1〜T2の間は、WDが“０”
状態の期間だけ、データ“０”のライト状態にな
る。同様に、Ｔ＝t2〜t3の間は、WDが“０”状
態だけデータ“１”の書き込み状態になる。Ｔ＝
t3時点以降は、信号OSWEとWE′が“０”状態を
維持するため、WDとWDは“１”状態を維持
し、書き込みは行なわれず、読み出し状態にな
る。
次に第８図に、ワンシヨツトデータ発生回路１
４の実施例を示す。
４の実施例を示す。
ＤIN信号のインバート信号３１は、NANDゲー
ト４３に入力され、一方信号３１は遅延回路４
１，インバータ回路を経て、NANDゲート４３の
他の入力となる。同様に信号３１のインバート信
号３３はNANDゲート１２に入力され、一方信号
３３は遅延回路４０，インバータ回路を経て、
NANDゲート４２の他入力となる。そしてゲート
４２，４３の各出力をOSDIN，OSDIN信号とす
る。
ト４３に入力され、一方信号３１は遅延回路４
１，インバータ回路を経て、NANDゲート４３の
他の入力となる。同様に信号３１のインバート信
号３３はNANDゲート１２に入力され、一方信号
３３は遅延回路４０，インバータ回路を経て、
NANDゲート４２の他入力となる。そしてゲート
４２，４３の各出力をOSDIN，OSDIN信号とす
る。
第９図を参照しながら、第８図の回路動作につ
いて説明する。ＤINが時刻T0において、“１”→
“０”状態に変化すると、ANDゲート４３の出力
信号OSDINは、信号３２が論理変化をおこすま
でのTd1の期間“１”状態になり、逆にOSDIN
は、信号３３が“０”状態のため、“０”状態の
ままである。続いてＤINが時刻T1で“０”→
“１”状態に変化すると、反対にOSDINが、信号
３４が論理変化をおこすまでのTd2の期間“１”
状態になり、一方OSDINは“０”状態を維持す
る。
いて説明する。ＤINが時刻T0において、“１”→
“０”状態に変化すると、ANDゲート４３の出力
信号OSDINは、信号３２が論理変化をおこすま
でのTd1の期間“１”状態になり、逆にOSDIN
は、信号３３が“０”状態のため、“０”状態の
ままである。続いてＤINが時刻T1で“０”→
“１”状態に変化すると、反対にOSDINが、信号
３４が論理変化をおこすまでのTd2の期間“１”
状態になり、一方OSDINは“０”状態を維持す
る。
上記の内部ワンシヨツト信号OSDIN，OSDIN
のパルス幅Td1，Td2は、各々遅延回路４０，４
１の遅延特性により任意に設定することができ
る。遅延回路４０，４１としてはインバータ回路
等何ら制限されるものではない。ワンシヨツト
WE発生回路についても、同様の方法でつくるこ
とができることは明らかである。
のパルス幅Td1，Td2は、各々遅延回路４０，４
１の遅延特性により任意に設定することができ
る。遅延回路４０，４１としてはインバータ回路
等何ら制限されるものではない。ワンシヨツト
WE発生回路についても、同様の方法でつくるこ
とができることは明らかである。
以上の説明からわかるように、本発明の書き込
み回路の場合、外部のライト・サイクルとは独立
に必要十分な期間だけを、内部のライト・サイク
ルとすることが可能である。従つて、セルとして
保持電流をデイジツト線から供給するような回路
構成を採用した半導体記憶装置において、本発明
の書き込み手段を用いると、外部のライト・サイ
クルが非常に長く続いた場合においても、非選択
セルへの誤書き込みは行なわれない。
み回路の場合、外部のライト・サイクルとは独立
に必要十分な期間だけを、内部のライト・サイク
ルとすることが可能である。従つて、セルとして
保持電流をデイジツト線から供給するような回路
構成を採用した半導体記憶装置において、本発明
の書き込み手段を用いると、外部のライト・サイ
クルが非常に長く続いた場合においても、非選択
セルへの誤書き込みは行なわれない。
上記のセルの回路構成として、前記した第４図
のセルの他、第１０図のセルを採用したとして
も、本発明を適用できることは自明である。
のセルの他、第１０図のセルを採用したとして
も、本発明を適用できることは自明である。
以上まで、本発明の書き込み手段の適用とし
て、デイジツト線から保持電流を供給するような
メモリセルに対して、説明してきた。しかしなが
ら、本発明の書き込み手段を採用すると、内部の
書き込み状態の終了時が、外部信号WEのライト
終了時と関係なく設定できるという利点を生かし
て、次のような適用も可能である。
て、デイジツト線から保持電流を供給するような
メモリセルに対して、説明してきた。しかしなが
ら、本発明の書き込み手段を採用すると、内部の
書き込み状態の終了時が、外部信号WEのライト
終了時と関係なく設定できるという利点を生かし
て、次のような適用も可能である。
すなわちスタチツク型の半導体記憶装置におい
ては、ライト・サイクルの製品規格として、第１
１図に示したように、WEのライト終了時とＤIN
のVALID情報の終了時との間を規定するデータ
保持時間ＴDHがある。同様に非同期型のスタチツ
ク型半導体記憶装置においては、WEのライト終
了時と新たなアドレス指定との間を規定する書き
込み回路時間ＴWRが存在する。また、前に遂行さ
れたサイクルがライト・サイクルであると、次の
リード・サイクル時にライト・サイクル時の影響
を受けて、アクセス時間が遅れてしまう場合があ
ることもよく知られている事実である。
ては、ライト・サイクルの製品規格として、第１
１図に示したように、WEのライト終了時とＤIN
のVALID情報の終了時との間を規定するデータ
保持時間ＴDHがある。同様に非同期型のスタチツ
ク型半導体記憶装置においては、WEのライト終
了時と新たなアドレス指定との間を規定する書き
込み回路時間ＴWRが存在する。また、前に遂行さ
れたサイクルがライト・サイクルであると、次の
リード・サイクル時にライト・サイクル時の影響
を受けて、アクセス時間が遅れてしまう場合があ
ることもよく知られている事実である。
本発明の書き込み手段が、前記の利点を生かす
ことにより、以上の３点のいずれかの欠点を改善
するために適用できることは明らかである。
ことにより、以上の３点のいずれかの欠点を改善
するために適用できることは明らかである。
以上述べたように、本発明によれば、より有用
なスタチツク型半導体記憶装置が得られる。
なスタチツク型半導体記憶装置が得られる。
第１図は、従来の書き込み回路を示す図、第２
図は第１図の回路のタイミング図である。第３図
は一般的なメモリセルを示すブロツク図であり、
第４図はデイジツト線から保持電流を供給するセ
ルの一例を示す図である。第５図は、従来の書き
込み回路を使用して、第４図に示すセルを用いた
時のタイミング図である。第６図は本発明の一実
施例を示すブロツク図であり、第７図は第６図の
回路のタイミング図である。第８図は第６図に示
したワンシヨツト・データ発生回路の一実施例を
示す図であり、第９図は第８図の回路のタイミン
グ図である。第１０図は、デイジツト線から保持
電流を供給するセルの他の一例の回路図である。
第１１図はスタチツク型半導体メモリ装置の一般
的なライト・サイクル時のタイミング図である。 １１……ワンシヨツトWE発生回路、１２……
インバータ、１３……データ発生回路、１４……
ワンシヨツトデータ発生回路。
図は第１図の回路のタイミング図である。第３図
は一般的なメモリセルを示すブロツク図であり、
第４図はデイジツト線から保持電流を供給するセ
ルの一例を示す図である。第５図は、従来の書き
込み回路を使用して、第４図に示すセルを用いた
時のタイミング図である。第６図は本発明の一実
施例を示すブロツク図であり、第７図は第６図の
回路のタイミング図である。第８図は第６図に示
したワンシヨツト・データ発生回路の一実施例を
示す図であり、第９図は第８図の回路のタイミン
グ図である。第１０図は、デイジツト線から保持
電流を供給するセルの他の一例の回路図である。
第１１図はスタチツク型半導体メモリ装置の一般
的なライト・サイクル時のタイミング図である。 １１……ワンシヨツトWE発生回路、１２……
インバータ、１３……データ発生回路、１４……
ワンシヨツトデータ発生回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルが接続されたデイジツト線
と、アドレス選択手段と、外部からの書き込み制
御信号に応答して書き込みを行なう書き込み手段
とを備え、外部からの同期信号を受けることなく
動作する半導体記憶装置において、前記外部から
の書き込み制御信号に応答してこれより短いパル
ス幅の内部書き込み信号を発生させる手段を設け
たことを特徴とする半導体記憶装置。 ２ 上記内部書き込み信号発生手段は前記書き込
み制御信号の書き込み状態への論理変化を検知す
る回路と、少なくとも１つ以上の書き込みデータ
信号の論理変化を検知する回路と、書き込み制御
信号に上記論理変化が生じた場合と、書き込み状
態の時に少なくとも１つの書き込みデータ信号の
論理変化が生じた場合とにのみ前記内部書き込み
信号を発生する回路とを有することを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。 ３ 上記メモリセルが絶縁ゲート型電界効果トラ
ンジスタによつて構成されていることを特徴とす
る特許請求の範囲第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3837280A JPS56137580A (en) | 1980-03-26 | 1980-03-26 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3837280A JPS56137580A (en) | 1980-03-26 | 1980-03-26 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137580A JPS56137580A (en) | 1981-10-27 |
| JPS6117077B2 true JPS6117077B2 (ja) | 1986-05-06 |
Family
ID=12523445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3837280A Granted JPS56137580A (en) | 1980-03-26 | 1980-03-26 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56137580A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377789U (ja) * | 1989-11-30 | 1991-08-06 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142590A (ja) * | 1984-12-14 | 1986-06-30 | Hitachi Ltd | 半導体メモリ装置 |
| JPH01241089A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| WO2012117524A1 (ja) * | 2011-03-01 | 2012-09-07 | 富士通株式会社 | メモリ回路 |
-
1980
- 1980-03-26 JP JP3837280A patent/JPS56137580A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377789U (ja) * | 1989-11-30 | 1991-08-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137580A (en) | 1981-10-27 |
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