JPS61142590A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリ装置に係り、特に、内部直流電
流による消費電力を大幅に低減し、かつ。

メモリシステム上使い易い非同期式スタティックＭＯＳ
メモリ装置に関するものである。

〔発明の背景〕

従来より、半導体メモリ、特に非同期式スタティックＭ
ＯＳメモリにおいては、高速化あるいは低電力化のため
に、外部より入力されるアドレス信号の変化を検出して
内部の基本クロックを発生させ、これで、メモリ内部の
回路を制御する方法がとられていた。高速化手法に関し
ては、特開昭５５−１３８１２８号、低電力化手法につ
いては、特開昭５７−８９８８号に示されている。これ
に対し、外部入力信号の変化を検出して発生させた基本
クロックを用いながらも、高速、性と低電力性を同時に
実現できる手法がｌ５ＳＣＣ，Ｄｉｇｅｓｔ　ｏｆ　Ｔ
ｅｃｈｎｉｃａｌＰａｐｅｒｓ、　ｐｐ２２２−２２３
．　Ｆｅｆ、　１９８４に論じられている。第１図に、
上記手法のタイミング図を示す。

この方法では、外部アドレス入力信号が変化すると（ａ
）、メモリ内部に設けた各々の入力信号線の変化検出回
路と、それらを集合させる論理回路によって基本クロッ
ク信号が発生され（ｂ）、この信号をもとにワード線が
立上って（ｃ）所定のメモリセルが選択され、データ線
上にセル内に蓄えられた情報が高速に読出される（ｄ）
、一方で。

ワード線信号を発生させる制御回路内には、このワード
線を一定時間経た後に非活性化、すなわち、ワード線を
パルス状に制御する機能が付加されている。これはメモ
リセルの情報がデータ出力に読出された後に、メモリセ
ルを非選択状態にするものである。従来よりスタティッ
クＭＯＳメモリでの問題として、メモリセルの選択時に
データ線の負荷トランジスタからメモリセルの転送ゲー
ト。

ドライバＭＯＳトランジスタを介して流れる定常電流が
あるが、この電流はワード線が高レベルの時のみに限定
される結果、メモリのサイクル時間が長いほど、その低
電力化が可能になる。

一方、この様に、ワード線を外部入力信号の変化を検出
して発生させた基本クロック信号でパルス状に制御する
方式では、メモリセルへの情報の書込みは、第２図に示
す如く行なわれている。すなわち、外部入力のリード／
ライト信号（ＷＥ）にも、メモリ内部に、その変化を検
出する回路を設け、ＷＥが高レベルから低レベルに変化
し書込み状態になると（ｂ）、基本クロック信号（Ｃ）
およびワード線（ｄ）が高レベルとなって、ワード線が
高レベルの時間のみ、所定のメモリセルに情報が書込ま
れる。

上述した方法を用いたスタティックＭＯＳメモリ装置は
、高速で、かつ低電力性を有し、その利点と有効性が明
らかとなっているが１反面、以下に示す使用上の欠点が
明らかとなった。

（１）情報の書込みが、ＷＥが高レベルから低レベルに
変化してから一定時間のみ有効となるため書込み時間（
ｔｗ　）が長＜ＷＥが低レベルから高レベルに移る直前
に情報を書込む様なメモリシステムには不適であること
。

（２）外部データ入力信号線とデータ出力線が共通とな
った。いわゆるＩ１０コモン形のメモリ装置の場合、Ｗ
Ｅが高レベルの時にメモリ装置から所定のデータが出力
されており、ＷＥが低レベルになる前に外部から強制的
にデータ入力信号を印加することが困難で、ＷＥが低レ
ベルになってからデータ入力信号を印加するにしても、
短時間でのデータ出入力の切換えがメモリシステム上困
難であること。

〔発明の目的〕

本発明の目的は、上述した従来技術の欠点を克服し、メ
モリシステム上使い易く、高速でかつ低消費電力性能を
備えた非同期式スタティックＭＯＳメモリ装置を提供す
ることにある。

〔発明の概要〕

本発明の基本概念は、少なくともデータ入力信号を含む
外部入力制御信号の論理変化を検知して基本クロックを
発生させ、このクロックを用いてメモリの書込み、読出
しを制御することにある。

これにより、メモリシステムに使い易く、高速でかつ低
消費電力のメモリ装置を提供することができる。

〔発明の実施例〕

以下、本発明の一実施例を第３図により説明する。第３
図は、本発明によるメモリ装置の書込みサイクルにおけ
るタイミング図を示したものである。外部データ入力信
号線とデータ出力線が共通となった、Ｉ１０コモン形の
メモリ装置を例にとっている。

まず、チップ選択入力信号（τ５）（１）が低レベルと
なってチップが選択状態となり、アドレス入力信号（２
）が変化すると、これらの変化を検出して基本クロック
信号（６）が発生され、一定期間ワード線が高レベルと
なる（（７）Ａ〕。

この状態では、新たに選択したアドレスに応じたメモリ
セルの情報が読出され、そのデータが出力に現われる（
５）。次いで、リード／ライト信号（ＷＥ）が低レベル
となって書込み状態に入ると、メモリシステムからのデ
ータ入力信号が高インピーダンス状態（Ｈｉｇｈ　−Ｚ
　）にある場合、データ出力に現われている情報がその
まま再書込みされる（　（７）Ｂ）。その後、メモリシ
ステムデータ入力信号が確定すると、このデータ入力信
号の変化で基本クロック信号が発生され、確定した真の
データがメモリセルに書込まれる（　（７）Ｃ）。また
ＷＥが低レベルになり、書込み状態となっている間にデ
ータ入力信号に何ら変化がない場合には。

データ出力のデータがそのままメモリセルに書込まれる
ことは言うまでもない、さらに、データ入力信号を受け
、その変化を検出する回路は、ＷＥが低レベルになって
書込み状態の時にのみ活性化される様に制御されなけれ
ばならない。データ出力回路もまた。書込み状態では、
メモリセルのデータ出力を遮断する様に設計されねばな
らない。

一方、外部データ入力信号線とデータ出力線が別々の配
線でなるメモリ装置の場合においても、本発明が適用で
きることは言うまでもない、ＷＥが低レベルになった時
、既にデータ入力が確定していれば、ＷＥ変化による基
本クロック信号で書込みが行なわれ、ＷＥが低レベルに
なった後にデータ入力が変化して新しいデータを書込む
時には、このデータ入力の変化による基本クロック信号
で書込みが行なわれる。

第４図は１本発明の基本クロック信号を発生させる回路
ブロック図を示したものである。アドレス入力信号変化
検出クロック４１．リード／ライト信号変化検出クロッ
ク４２．データ入力信号変化検出クロック４３をＮＡＮ
Ｄ論理回路４０で集合させて基本クロック信号４４を発
生させる。また、目的に応じて、チップ選択入力信号（
３丁）の変化検出クロックを同時に集合させてもよい。

各変化検出クロックの波形によってはＮＯＲ論理回路で
集合させてもよいことは明らかである。

以上述べた如く、本発明によれば、リード／ライト信号
およびデータ入力信号のいずれかが変化した時に、基本
クロック信号が発生され、これにもとづいてメモリセル
にデータを書込むことができ、従来の高速で低電力性能
を十分に維持しながら、メモリシステムに使い易く、か
つＩ１０コモン形のメモリにも十分適用可能なメモリ装
置を提供することができる。

【図面の簡単な説明】

第１図は従来のメモリ装置のタイミング図、第２図は従
来のメモリ装置のライト・サイクルにおけるタイミング
図、第３図は本発明のメモリ装置を説明するためのタイ
ミング図、第４図は基本クロック信号を発生させる回路
のブロック図である。 ４０・・・ＮＡＮＤ回路、４１・・・アドレス入力信号
変化検出クロック端子、４２・・・リード／ライト信号
変化検出クロック端子、４３・・・データ入力信号変化
検″ｆＪ　１　　図 冨２図 トーーーーｔ、４／−一一 篤　３　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、外部より入力される制御信号にも
   とづいて内部制御信号を発生する制御回路と、該内部制
   御信号によつて記憶情報の書込み、読出しを行なう回路
   と、記憶情報を蓄えるメモリセルとを備えた半導体メモ
   リ装置において、少なくともデータ入力信号を含む外部
   入力制御信号の論理変化を検知して基本クロックを発生
   させ、該クロックで該メモリの書込み、読出しを制御す
   ることを特徴とする半導体メモリ装置。 ２、前記半導体メモリ装置は、非同期形ＭＯＳスタティ
   ック・ランダム・アクセス・メモリであることを特徴と
   する特許請求の範囲第１項記載の半導体メモリ装置。