JPH01105388A - ワードライン制御回路 - Google Patents
ワードライン制御回路Info
- Publication number
- JPH01105388A JPH01105388A JP62261590A JP26159087A JPH01105388A JP H01105388 A JPH01105388 A JP H01105388A JP 62261590 A JP62261590 A JP 62261590A JP 26159087 A JP26159087 A JP 26159087A JP H01105388 A JPH01105388 A JP H01105388A
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- JP
- Japan
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- signal
- circuit
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- word line
- transmission
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 230000008054 signal transmission Effects 0.000 claims abstract description 5
- 230000035945 sensitivity Effects 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置のメモリセル選択信号発生回路
に係り特に書き込み期間中のアドレスバス上のノイズ等
による誤選択アドレスへの誤書き込みを防止するに好適
なワードラインコントロールに関する方式を提供するも
のである。
に係り特に書き込み期間中のアドレスバス上のノイズ等
による誤選択アドレスへの誤書き込みを防止するに好適
なワードラインコントロールに関する方式を提供するも
のである。
従来の装置においては、アドレス入力から、ワード線選
択信号出力までの信号伝達回路において信号伝達経路は
、読み出しサイクル時と書き込みサイクル時は、同一で
ありワード線の選択開始時間も同一の設計となっている
製品が一般的である。
択信号出力までの信号伝達回路において信号伝達経路は
、読み出しサイクル時と書き込みサイクル時は、同一で
ありワード線の選択開始時間も同一の設計となっている
製品が一般的である。
例えば、アドレスバッファと出力バッファの動作タイミ
ングに時間的ずれを設けたものについては特開昭６１−
１０４３９７がある。
ングに時間的ずれを設けたものについては特開昭６１−
１０４３９７がある。
上記従来技術においては、半導体記憶装置のスピードが
高速になるＫつれ、書き込み系のスピードも高速になる
。この為、半導体記憶装置を実装したシステムのアドレ
スバス上のノイズに対し、従来装置は敏感に作用し、本
来の書き込みアドレス以外に対し誤書き込みを引き起し
ゃすくなる。
高速になるＫつれ、書き込み系のスピードも高速になる
。この為、半導体記憶装置を実装したシステムのアドレ
スバス上のノイズに対し、従来装置は敏感に作用し、本
来の書き込みアドレス以外に対し誤書き込みを引き起し
ゃすくなる。
本来、書き込みサイクル中のアドレスバス上のノイズは
、半導体記憶装置の動作保証範囲外の問題であるが、シ
ステム側での完全対策は難しいという面も有り問題であ
った。
、半導体記憶装置の動作保証範囲外の問題であるが、シ
ステム側での完全対策は難しいという面も有り問題であ
った。
本発明の目的は、この様な書き込みサイクル中のアドレ
スバス上のノイズ入力に対し誤書き込みの耐圧を大幅に
向上させる為の手段を提供するものである。
スバス上のノイズ入力に対し誤書き込みの耐圧を大幅に
向上させる為の手段を提供するものである。
本発明の目的は、上記の問題点を改善する為に書き込み
期間中のみ、アドレス信号の伝達を遅らせノイズの伝達
を押える為、書き込み信号によりアドレス信号の伝達系
を制御する事により達成できる。
期間中のみ、アドレス信号の伝達を遅らせノイズの伝達
を押える為、書き込み信号によりアドレス信号の伝達系
を制御する事により達成できる。
又同様の目的に対し、アドレス変化時に発生させた一定
パルス幅の信号と書き込み制御信号との論理和を取り、
この期間ワード信号の発生を禁止する制御回路を設ける
事でも達成できる。
パルス幅の信号と書き込み制御信号との論理和を取り、
この期間ワード信号の発生を禁止する制御回路を設ける
事でも達成できる。
この様な手段によれば、読み出しサイクルの動作を変え
る事な（、誤書き込み防止が達成でき、アクセスタイム
等に及ぼす影響もな（目的が達成できる。
る事な（、誤書き込み防止が達成でき、アクセスタイム
等に及ぼす影響もな（目的が達成できる。
前述の様なノイズの入力に対するデバイスへの影響は、
高速動作品はど起りやすく、低速動作品では起りに（い
。この為、読み出し時、書き込み時とも忙、デイレイ回
路等により感度を低下させノイズの伝達を防ぐ手法も考
えられるが、高速読み出しができなく、高速読み出しが
必要な半導体記憶装置に対しては有効な手段となりえな
い。
高速動作品はど起りやすく、低速動作品では起りに（い
。この為、読み出し時、書き込み時とも忙、デイレイ回
路等により感度を低下させノイズの伝達を防ぐ手法も考
えられるが、高速読み出しができなく、高速読み出しが
必要な半導体記憶装置に対しては有効な手段となりえな
い。
今回提案の手段は、書き込みサイクルのみ作用する様に
した事を特徴としたもので、一般的に書き込みサイクル
は読み出しサイクルに比ベタイミングの設計が容易にで
き、この様な制御回路を持った書き込み系の設計も容易
である。
した事を特徴としたもので、一般的に書き込みサイクル
は読み出しサイクルに比ベタイミングの設計が容易にで
き、この様な制御回路を持った書き込み系の設計も容易
である。
本方式での動作は、書き込み時のみアドレス入力信号の
ワード線への伝達を遅らせるもので他の動作は、通常の
半導体記憶装置と同様に設計できる。
ワード線への伝達を遅らせるもので他の動作は、通常の
半導体記憶装置と同様に設計できる。
第１図はワードライン制御回路の一実施例である。アド
レスバッファ回路ＡＢの出力からのデコーダ入力信号１
ｉ、ａｉの伝達スピードを、書き込み制御信号ＷＥによ
る制御で、読み出しサイクルに対し書き込みサイクル時
のみ遅らせる方式を示している。読み出しサイクル時は
、書き込み信号Ｗ１は、Ｉ・イレベルに有り、ＭＯ８Ｔ
ｒ ＱＩ。
レスバッファ回路ＡＢの出力からのデコーダ入力信号１
ｉ、ａｉの伝達スピードを、書き込み制御信号ＷＥによ
る制御で、読み出しサイクルに対し書き込みサイクル時
のみ遅らせる方式を示している。読み出しサイクル時は
、書き込み信号Ｗ１は、Ｉ・イレベルに有り、ＭＯ８Ｔ
ｒ ＱＩ。
Ｑｓ ９Ｍｓ−Ｍｙがオン状態、Ｑｔ 、Ｑａ ９Ｍｔ
１Ｍ８がオフ状態にありアドレスバッファ回路ＡＢの
出力はデイレイ回路ＤＬＹＩ 、ＤＬＹ２を通さずデコ
ーダへ入力される。一方書き込みサイクルでは、Ｗ１信
号がロウレベルにある為、ＭＯＳ Ｔ ｒ Ｑ ｔ 。
１Ｍ８がオフ状態にありアドレスバッファ回路ＡＢの
出力はデイレイ回路ＤＬＹＩ 、ＤＬＹ２を通さずデコ
ーダへ入力される。一方書き込みサイクルでは、Ｗ１信
号がロウレベルにある為、ＭＯＳ Ｔ ｒ Ｑ ｔ 。
Ｑａ １Ｍ４１Ｍａがオン状態ＭＯＳ Ｔ ｒ Ｑ ｔ
、Ｑ ａ ９Ｍａ−Ｍ、がオフ状態となり、アドレス
バッファ回路ＡＢの出力信号は、デイレイ回路ＤＬＹＩ
、ＤＬＹ２を通しデコーダへ入力される。この時、デ
イレイ回路ＤＬＹＩ 、ＤＬＹ２の応答特性の感度を低
く設計する事で、短期間のアドレス変化に対しａｉ 、
ａｉが変化しない様圧する事が可能となり、書き込み
サイクル中のアドレスへのノイズ入力での誤書き込みを
防止できる。
、Ｑ ａ ９Ｍａ−Ｍ、がオフ状態となり、アドレス
バッファ回路ＡＢの出力信号は、デイレイ回路ＤＬＹＩ
、ＤＬＹ２を通しデコーダへ入力される。この時、デ
イレイ回路ＤＬＹＩ 、ＤＬＹ２の応答特性の感度を低
く設計する事で、短期間のアドレス変化に対しａｉ 、
ａｉが変化しない様圧する事が可能となり、書き込み
サイクル中のアドレスへのノイズ入力での誤書き込みを
防止できる。
以上の様に、書き込みサイクル時のみ、デイレイ回路Ｄ
ＬＹＩ 、ＤＬＹ２を通した信号がデコーダ入力となる
為、読み出し時のデコーダ入力信号に遅れが発生せず、
読み出しスピードに影響を与えず、効率的に誤書き込み
の防止ができる。
ＬＹＩ 、ＤＬＹ２を通した信号がデコーダ入力となる
為、読み出し時のデコーダ入力信号に遅れが発生せず、
読み出しスピードに影響を与えず、効率的に誤書き込み
の防止ができる。
第２図は、第１図における実施例のタイミングチャート
図である。
図である。
第３図には、本発明に係るワードリイン制御回路の他の
実施例を示す。アドレス変化時に発生させた一定幅のパ
ルス信号と書き込み制御信号との論理和を取りこの期間
ワード信号の発生を禁止する事で、アドレスバッファ回
路ＡＢからの信号の伝達を遅らせる。
実施例を示す。アドレス変化時に発生させた一定幅のパ
ルス信号と書き込み制御信号との論理和を取りこの期間
ワード信号の発生を禁止する事で、アドレスバッファ回
路ＡＢからの信号の伝達を遅らせる。
第４図には、第３図のワード線コントロール回路ＷＣＣ
から出力されるφＷＤが印加される回路図を示す。ワー
ド線駆動回路ＷＤ１．ＷＤ２・・・・・・は、アドレス
デコーダＡＤＨの出力信号とＮＡＮＤ回路１の出力信号
によりそれぞれ駆動される。ワード線駆動回路ＷＤＩ、
ＷＤ２・・・・・・の出力端子はそれぞれワード線Ｗ
ｉ＋ＷＪ・・・・・・に結合される。ワ−ド線Ｗｉ 、
Ｗｊ・・・・・・のうちいずれか１つがワード線駆動回
路ＷＤ１．ＷＤ２・・・・・・により選択される。ワー
ドドライバ駆動信号φＷＤ及びアドレスバッファ出力信
号ａｊ （ａｊ ）がＮＡＮＤ回路１の入力信号とされ
る。
から出力されるφＷＤが印加される回路図を示す。ワー
ド線駆動回路ＷＤ１．ＷＤ２・・・・・・は、アドレス
デコーダＡＤＨの出力信号とＮＡＮＤ回路１の出力信号
によりそれぞれ駆動される。ワード線駆動回路ＷＤＩ、
ＷＤ２・・・・・・の出力端子はそれぞれワード線Ｗ
ｉ＋ＷＪ・・・・・・に結合される。ワ−ド線Ｗｉ 、
Ｗｊ・・・・・・のうちいずれか１つがワード線駆動回
路ＷＤ１．ＷＤ２・・・・・・により選択される。ワー
ドドライバ駆動信号φＷＤ及びアドレスバッファ出力信
号ａｊ （ａｊ ）がＮＡＮＤ回路１の入力信号とされ
る。
第５図は、第３図の実施例におけるタイミングチャート
図を示す。書き込み期間中にアドレスにノイズが入力し
た時、アドレス変化を検出しクロック信号φアを発生さ
せる。書き込みサイクル時はＤＩＣ信号はりウレペルに
ありこの場合のみノード■にφ１パルスが伝達され、こ
のパルス幅で決まる期間ワード線活性化信号をパワーダ
ウンし、ノイズの入力で決まる誤アドレスのワード線信
号Ｗｊの発生を押え、誤書き込みを防止する。
図を示す。書き込み期間中にアドレスにノイズが入力し
た時、アドレス変化を検出しクロック信号φアを発生さ
せる。書き込みサイクル時はＤＩＣ信号はりウレペルに
ありこの場合のみノード■にφ１パルスが伝達され、こ
のパルス幅で決まる期間ワード線活性化信号をパワーダ
ウンし、ノイズの入力で決まる誤アドレスのワード線信
号Ｗｊの発生を押え、誤書き込みを防止する。
第３図についても基本的には、書込み期間のみワード信
号を遅らせる為の一実施例であり、今回の目的は、ワー
ド線の立上りを、書き込み信号で決まる別のタイミング
で直接コントロールスル事でも達成できる。
号を遅らせる為の一実施例であり、今回の目的は、ワー
ド線の立上りを、書き込み信号で決まる別のタイミング
で直接コントロールスル事でも達成できる。
本発明によれば、書き込み時のみアドレス変化に対する
応答性を低下でき、読み出しスピードを犠牲とせずに、
書き込み時のアドレスノイズに対する耐圧が向上できる
。
応答性を低下でき、読み出しスピードを犠牲とせずに、
書き込み時のアドレスノイズに対する耐圧が向上できる
。
さらに、書き込み終了後のアドレス保持時間の特性につ
いても、デバイス内部でＤＩＣ信号の残っている間、ア
ドレスの伝達を遅らせる事ができ、大幅な特性改善が容
易に達成できる。
いても、デバイス内部でＤＩＣ信号の残っている間、ア
ドレスの伝達を遅らせる事ができ、大幅な特性改善が容
易に達成できる。
この様なデバイスは従来に比べ、ノイズマージン大であ
りシステムボード設計が容易になる。
りシステムボード設計が容易になる。
第１図は、本発明に係るワードライン制御回路の一実施
例を示す回路図である。 第２図は、第１図における実施例のタイミングチャート
図、 第３図は、本発明に係るワードライン制御回路の他の実
施例を示す回路図である。 第４図は、第３図から出力された信号が印加されて動作
をする回路図、 第５図は、第３図における実施例のタイミングチャート
図、 アドレスバッファ回路・・・ＡＢ、デイレイ回路・・・
ＤＬＹＩ 、ＤＬＹ２、ワードねコントロール回路・・
・ＷＣＣ，アドレスデコーダ・・・ＡＤＲ，メモリセル
・・・ＭＣ、ワード線駆動回路・・・ＷＤｌ。 Ｌ−、Ｊ
例を示す回路図である。 第２図は、第１図における実施例のタイミングチャート
図、 第３図は、本発明に係るワードライン制御回路の他の実
施例を示す回路図である。 第４図は、第３図から出力された信号が印加されて動作
をする回路図、 第５図は、第３図における実施例のタイミングチャート
図、 アドレスバッファ回路・・・ＡＢ、デイレイ回路・・・
ＤＬＹＩ 、ＤＬＹ２、ワードねコントロール回路・・
・ＷＣＣ，アドレスデコーダ・・・ＡＤＲ，メモリセル
・・・ＭＣ、ワード線駆動回路・・・ＷＤｌ。 Ｌ−、Ｊ
Claims (1)
- 【特許請求の範囲】 １、半導体記憶装置のアドレスバッファ入力から、ワー
ド線選択信号出力までの信号伝達回路において読み出し
サイクルに比べ書き込みサイクルでの伝達を遅らせノイ
ズの伝達を押える為の制御回路を設けた事を特徴とする
ワードライン制御回路。 ２、書き込み期間におけるアドレス信号の入力に対し、
アドレス変化を検出し発生させたクロックパルスを用い
、ワードドライバー回路を一定期間非活性化させるコン
トロール回路を設けた事を特徴とする特許請求の範囲第
１項記載のワードライン制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261590A JPH01105388A (ja) | 1987-10-19 | 1987-10-19 | ワードライン制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261590A JPH01105388A (ja) | 1987-10-19 | 1987-10-19 | ワードライン制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105388A true JPH01105388A (ja) | 1989-04-21 |
Family
ID=17364032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261590A Pending JPH01105388A (ja) | 1987-10-19 | 1987-10-19 | ワードライン制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105388A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413294A (ja) * | 1990-05-01 | 1992-01-17 | Toshiba Corp | スタティック型メモリ |
-
1987
- 1987-10-19 JP JP62261590A patent/JPH01105388A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413294A (ja) * | 1990-05-01 | 1992-01-17 | Toshiba Corp | スタティック型メモリ |
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