JPH0413294A - スタティック型メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、スタティック型半導体メモリに係り、特に非
同期仕様のＭＯＳ型（絶縁ゲート型）スタティック型ラ
ンダムアクセスメモリ（以下ＳＲＡＭと記す）に使用さ
れる。

（従来の技術） 従来のＳＲＡＭの回路構成の概念図を第５図に示す。こ
こでは、スタティック型メモリセル１〜４が二次元の格
子状（ｎ行×ｍ列）に配列されたメモリセルアレイのう
ち、２行×２列分を代表に取り出して示している。即ち
ＢＬＩ，ＢＬＩおよびＢＬ２，ＢＬ２は相補的な一対の
ビット線、ＷＬＩ，ＷＬ２は各行のワード線、Ｘ。、Ｘ
，。

・・・Ｘｎはローアドレス入力信号、Ｙ．、Ｙ，、・・
。

Ｙｍは列アドレス入力信号、ＷＥ”は内部書き込み選択
信号、ＣＤＩ．ＣＤ２は各カラムの選択信号、Ｄｉｎは
入力データ信号、Ｄｏｕｔは出力データ信号、ｓｓ，ｓ
ｓは共通ビット線信号対、５はローアドレスデコーダ、
６はカラムアドレスデコーダ、７はセンスアンプ、８は
書き込み等の制御回路、９は入力データバッファ、１０
は電源を表わしている。

書き込み動作を第６図のタイミング図を用いながら以下
に説明する。書き込みするアドレス信号Ａｄｄの変化（
Ａ）により、ローアドレスデコーダ５、カラムアドレス
デコーダ６が動作し、アドレスに該当するセル（ここで
はセル１）に接続されたワード線（ＷＬＩ）とカラム選
択線（ＣＤＩ）が選択される。これにより、メモリセル
のアクセストランジスタＱ５．Ｑ６がオン（ＯＮ）Ｌ、
メモリセルを構成するフリップフロップの相補データが
ビット線対ＢＬＩ、ＢＬＩに小振幅信号として出力され
る。ここではメモリセルとして、交差結合したドライバ
トランジスタＱ７．Ｑ８と抵抗Ｒ１，Ｒ２によってフリ
ップフロップを構成した高抵抗負荷型４トランジスタの
スタティック型メモリセルの例を示した。更に、カラム
選択トランジスタ（Ｑ３．Ｑ４）が、カラムＣＤＩが選
択されることでオンし、メモリセル１のデータは共通ビ
ット線ｓｓ、ｓｓに接続される。読み出し時は、従って
セル１のデータかセンスアンプ７に入力され、出力デー
タ端子Ｄｏｕｔに出力されることになる。ビット線デー
タ対は読み出し時は、プルアップトランジスタＱｌ、Ｑ
２によって小振幅に絞られている。

書き込みは、書き込み信号ＷＥを低レベル（“０゛）に
することによって開始される。制御回路８を通って書き
込み信号は論理処理された後、内部書き込み信号ＷＥ＊
が選択される。これにより、Ｄｉｎが入力ビンから入力
され、データバッファ９で波形整形された相補型入力デ
ータ対は、書き込みトランジスタＱ９．ＱＩＯのがＷＥ
”信号によりオンするので、ＳＳ線対に接続されること
になる。従って入力データがＤｉｎ　“０“の時はビッ
ト線ＢＬＩがＯＶに、入力データＤｉｎか“１′の時に
はビット線ＢＬＩがＯＶに、入力データバッファ９によ
って引き落されて、セル１のフリップフロップに書き込
みが行なわれる。

書き込みの終了は、書き込み信号ＷＥを高レベル（“１
“）にすることにより、内部書き込み信号ＷＥ”が非選
択になって、入力データバッファ９と共通ビート線対ｓ
ｓ、ｓｓが切り離され、共通ビット線、ビット線のレベ
ルが読み出し時と同じ小振幅に復帰することで読み出し
状態に戻る。

（発明が解決しようとする課題） ここで問題になるのが、書き込みの終了と次のアドレス
の読み出しとの間に取らなければならない時間余裕、す
なわちライドリカバリー時間（ＴＷＲ）という仕様であ
る。ライドリカバリー時間ＴＷＲ−０すなわち、前アド
レスへの書き込み終了してＷＥ倍信号高レベルに戻すと
同時に、アドレス信号を変化させても正常に次アドレス
が読み出せることが望ましい。

ところがライドリカバリー時間ＴＷＲ−０という仕様を
保証するためには、実際には’ｒｗ＊＜ｏにしていって
も、ある程度正常動作を行なうことが必要である。しか
しＴＷＲ＜Ｏすなわち書き込み信号力ＷＥの高レベルの
復帰よりも早くアドレス信号を変化させた場合には、次
サイクルのアドレスに対応するメモリセルにデータを誤
書き込みしてしまう場合が生じる。この様子をやはり第
６図を参考にして説明する。

第６図の書き込み終了はＴＷＲ＜０の場合である。

ここでは書き込みアドレスはセル１、書き込み後の次ア
ドレスがセル４の場合を示す。アドレス信号Ａｄｄが変
化すると（Ｂ）、ローアドレスデコーダ５とカラムアド
レスデコーダ６が動作してワード線ＷＬ１からＷＬ２、
カラム線ＣＤＩからＣＤ２が選択される信号線が変化す
る。これにより、セル４が選択される。この時、ＷＥ倍
信号高レベルの復帰によるＷＥ”の非選択化とそれに続
くビット線レベルの読み出し状態への復帰が、アドレス
デコーダの変化によるセル４の選択より遅い場合、セル
４のビット線ＢＬ２．ＢＬ２のいずれかがＯｖ付近に引
きおとされてしまい、これがセル４の記憶データの逆デ
ータだった場合、セル４へのデータ書き込みが行なわれ
て、セルのデータ破壊が起こってしまう。

従って次アドレスの正常読み出しが行なわれるのは、ア
ドレスの変化からワード線、カラム選択線が選ばれるま
で、即ち、アドレスデコード時間ＴＡＤＤＲが、書き込
み信号が高レベルに戻ってからビット線が読み出しレベ
ルに復帰するまでの時間すなわちＴ　ＢＬＲよりも遅い
場合に限られる。すなわち ＴｗＲ≧ＴＢＬＲ−ＴＡＤＤＲ が成り立つ。

高速ＳＲＡＭなどにおいては、ＴＡＤＤＲか速いほどア
クセスタイムが速くなるため、アドレスデコーダはＴＡ
ＤＤＲを最小にするように設計される。近年のデバイス
ではアドレスデコーダは、読み出し、書き込み時も同一
構成であるため、数ｎｓ程度に短縮され、またＭＯＳが
微細化されていくにつれ、ますます高速化される傾向に
ある。従ってＴｗＲの実力値をＯ以下にするには困難に
なってきている。

この状況を回避するためにアドレス遷移検出回路を用い
て、書き込み中にアドレスが変化した場合には、書き込
み動作を一定期間票止するという方式が考えられるが、
これはアドレス遷移検出方式を用いた外部非同期内部同
期型のＳＲＡＭだけにしか使えず、ＢＩＣＭＯ３ＳＲＡ
Ｍなど、完全内部非同期型のＳＲＡＭには適用できない
。

本発明は上記問題点を解決すべくなされたもので、その
目的は、ライドリカバリー時間ＴＷＲ≦０に対する動作
マージンを持たせてＴＷＲ−０という仕様を保証するこ
とができ、また書き込み信号入力の高レベルへの復帰後
の動作の高速化を実現し得るスタティック型メモリを提
供することにある。

［発明の構成コ （課題を解決するための手段と作用） 本発明は、ワード線により選択制御され、記憶した２値
データをビット線対に出力するスタティック型メモリセ
ルが格子状に配列されたメモリセルアレイと、該セルア
レイの入力アドレスに該当するメモリセルに接続したワ
ード線とビット線対を選択制御し、書き込み時のワード
線、ビット線対の選択時間を読し出し時の選択時間より
も遅くする遅延手段を有するアドレスデコード回路とを
具備することを特徴とするスタティック型メモリである
。

即ち、本発明は、書き込み時においてアドレスデコーダ
の選択時間を読み出し時よりも遅くする手段を備えるこ
とを特徴とする。これにより、書き込み終了動作時に次
アドレスに該当するセルの選択が遅くなり、次セルの誤
書き込みに対するタイミングマージンか大きくなるよう
にしたものである。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はこの一実施例によるＳＲＡＭの回路構成の
概念図を示している。ここでも第５図の従来例と同じく
スタティック型メモリセル１〜４が２次元の格子状（ｎ
行Ｘｍ列）に配列されたメモリセルアレイのうち、２行
×２列を代表的に取り出している。部分名、信号名等は
第５図と原則的に同じなので同一符号を付しておく。読
み出し時の動作も、ローアドレスデコーダ５、カラムア
ドレスデコーダ６により、アドレス信号に対応するワー
ド線（ここではＷＥ２）、ビット線対（ここではＢ　Ｌ
　２．　　Ｂ　Ｌ　２）が選ばれ、該当するメモリセル
（ここではセル２）のデータが共通ビット線に転送され
、センスアンプを経て増幅され、出力データＤｏｕｔに
出力されることは従来例と同じである。

書き込み動作は、書き込み信号ＷＥを低レベル（“０′
）にすると、内部書き込み信号ＷＥ”か選択され、これ
により、Ｄｉｎピンから入力された入力データは入力デ
ータバッファ９で波形整形され、書き込みトランジスタ
Ｑ９．ＱＩＯかＷＥ”信号でオンすることにより、ＳＳ
線対を経由してビット線に転送され、ＢＬかＢＬが、“
０”レベルに引き落されてメモリセルに書き込まれるこ
とは、・従来例の第５図と同様である。

異なる点は、アドレスデコーダ方式である。ローアドレ
スデコーダ５、カラムアドレスデコーダ６ともに、内部
に書き込み時の遅延ブロック３１゜３２を含んでいる。

書き込み時は、この書き込み時遅延ブロック３１．３２
が選択され、アドレスデコーダ信号の選択側信号はこの
遅延ブロックをそれぞれ経由してデコーダ５□、６□に
伝達されるように、デコーダ（制御回路）５＋、６＋で
制御される。非選択信号は、この遅延ブロック３１゜３
２を経由してもしなくてもよい。

読み出し時の選択経路は、ローアドレスデコーダ５１→
ローアドレスデコーダ５２を通り、これはアクセスタイ
ムを高速にするために遅延時間が最小化されている。ロ
ーアドレスデコーダ５□とローアドレスデコーダ５゜は
遅延ブロック３１が挿入されている部分の前後で便宜的
に２つの部分に分けであるが、通常の読み出し用のアド
レスデコーダとは変わらない。

この遅延ブロック３１．３２によって、アドレスデコー
ダは、書き込み時のアドレス選択時間が、読み出し時よ
り遅くなる。

これによる、書き込み動作のタイミングを第２図のタイ
ミング図を参照にして述べる。書き込み開始時間の動作
は従来例の第６図と同様なので省略し、書き込み終了時
、すなわちライドリカバリー時ＴｗＲの動作を示す。こ
こでも第６図と同じく、ＴＷＲ＜０の場合である。

アドレス信号Ａｄｄか書き込み中に変化すると（第２図
（Ｂ）点）、アドレスデコーダ５．６が動作を開始して
、書き込み中のセル（ここではセル１）から、次アドレ
スに対応するセル（ここではセル４）へ選択セルの変更
を行なうとする。ここで、アドレスデコーダの非選択信
号は読み出し時と同じスピードで動作し、セル１を選ぶ
ＷＬＩ。

ＣＤ１は非選択すなわち低レベルに落ちる（図中（Ｃ）
点）。しかしながら、アドレスデコーダの選択信号は第
１図に示した書き込み時の遅延ブロック３１．３２を経
由するため、読み出し時よりも遅くなる。従って次アド
レスに対応するＷＬ２゜ＣＤ２は選択されないので、セ
ル４への誤書き込みは起こらない。その間に書き込み信
号ＷＥが高レベルに復帰すると、アドレスデコーダは遅
延ブロックを経由せず、読み出し時と同様に高速になり
、ＷＬ２．ＣＤ２−が選択され（図中（Ｄ）点）、読み
出しが行われる。従って書き込み信号が高レベルに戻っ
てからの読み出し時間（アクセスタイム）が遅くなるこ
とはない。

従って、本発明によるＳＲＡＭでは、書き込み時ノアド
Ｌ／ス選択時間ＶＡＤＯＲ（ＷＲＩ　Ｔ　Ｅ　）が読み
出し時のアドレス選択時間ＶＡＤＤＲ（ＲＥ　ＡＤ）よ
り、遅延ブロック３１．３２の遅延時間Ｔ　ｄｅｌａｙ
だけ長くなるため、ライドリカバリー時間ＴＷＲが ＴｗＲ≧ＴＢＬＩＩ　−ＴＡＤＤＲ（ＷＲＩ　ＴＥ）≧
ＴＢＬＲ−ＴＡＤＤＩＩ　（ＲＥＡＤ）　　−Ｔｄｅｌ
ａｙとなり、このＴ　ｄｅｌａｙの分だけ長＜ＴＷＲマ
ージンをとることができる。しかも、それが読み出し時
のアクセスタイムを悪化させることがない。

この遅延ブロックを含んだローアドレスデコーダを具体
的に実現する回路の一実施例を第３図に示す。この例は
、アドレスバッファ４１→プリデコーダ４２→ローデコ
ーダ＆ワード線ドライバ４３という一般的なアドレスデ
コーダ回路のプリデコーダ部に遅延ブロック３１を含む
例である。

カラム系についても同様に考えることができる。

各プリデコーダに遅延ブロック３１が挿入され、ＮＡＮ
Ｄゲート４４は書き込み信号で制御される経路Ｂと書き
込み／読み出し時は関係ない経路Ａとの論理積で選択信
号が生成される。ここで、書き込み時は、Ｂの経路が遅
延部４５を通って選択される必要があり、選択時間が遅
くなる。

これに対し、読み出し時は、ＯＲゲート４６に入力され
た書き込み信号ＷＥ”　　（ＷＥ”の反転信号）により
、経路Ｂに常時“１”の信号が入力されるため、選択時
間波形炉Ａだけで決まることになる。

このような回路は、プリデコーダ部４２だけではなく、
その前のアドレスバッファ部、後のローデコーダ部に挿
入することも可能である。

第４図に、本発明によるアドレスデコーダを実現する他
の回路例を示す。これもプリデコーダ４２′に遅延ブロ
ックを含ませる例である。ただし、この例では、第３図
と異なり、１つの論理ゲート５内に遅延ブロックを含む
。すなわち通常のＮＡＮＤゲートにＮＭＯＳ）ランジス
タＴ１゜Ｔ２の並列回路を挿入し、トランジスタＴ１は
ノーマリオン、Ｔ２は信号ＷＥ”により制御する。

Ｔ、を駆動力の小さいトランジスタにすることにより、
書き込み時はトランジスタＴ２が切断しており、選択時
間が遅くなる。従って遅延ブロックは、トランジスタＴ
１だけを指す。

［発明の効果］ このように本発明によるスタティック型メモリを用いる
ことにより、従来はアドレスデコーダの選択時間が読み
出し時と書き込み時とも同じであるためライドリカバリ
ー時間のマージンがＴＷＲく０で充分に取れなかったが
、書き込み時間のアドレスデコード時間を遅くすること
により、アクセスタイムを悪化させることなく、ライド
リカバリー時間ＴＷＲ＜０側のマージンを充分にとるこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は同構成の
作用を示すタイムチャート、第３図、第４図はそれぞれ
同構成の要部詳細図、第５図は従来のスタティック型メ
モリの構成図、第６図は同構成の作用を示すタイムチャ
ートである。 １〜４・・・メモリセル、５・・・ローアドレスデコー
ダ、６・・・カラムアドレスデコーダ、７・・・センス
アンプ、８・・・制御回路、９・・・入力データバッフ
ァ、３１．３２・・・書き込み時遅延ブロック、４２・
・・プリデコーダ（部分デコード回路）、４５．Ｔ、・
・・遅延要素。 出願人代理人　弁理士　鈴江武彦 ｍ ｖ２　　ｖ、　　ｖｏ 第１図 ｖｌ ｒｎ 第 図 第６図

Claims (2)

【特許請求の範囲】
1. （１）ワード線により選択制御され、記憶した２値デー
   タをビット線対に出力するスタティック型メモリセルが
   格子状に配列されたメモリセルアレイと、該セルアレイ
   の入力アドレスに該当するメモリセルに接続したワード
   線とビット線対を選択制御し、書き込み時のワード線、
   ビット線対の選択時間を読み出し時の選択時間よりも遅
   くする遅延手段を有するアドレスデコード回路とを具備
   することを特徴とするスタティック型メモリ。
2. （２）前記遅延手段として、書き込み選択信号によって
   遮断される第１の部分回路と、書き込み選択信号によっ
   て選択される遅延回路を有する第２の部分回路と、これ
   ら２種類の部分回路の出力信号を融合する手段を有する
   部分デコード回路を含むアドレスデコード部を具備した
   ことを特徴とする請求項１に記載のスタティック型メモ
   リ。