JP2941408B2

JP2941408B2 - 半導体記憶装置

Info

Publication number: JP2941408B2
Application number: JP2287267A
Authority: JP
Inventors: 陽二渡辺; 賢二土田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-10-26
Filing date: 1990-10-26
Publication date: 1999-08-25
Anticipated expiration: 2014-08-25
Also published as: JPH04162286A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、高速のシリアルアクセス機能を有するダイ
ナミックRAM等の半導体記憶装置に関する。

（従来の技術）画像信号のデジタル処理技術の進展、さらに、マイク
ロプロセッサの高速化に伴い、メモリへの高速アクセス
機能を要求が高まってきている。

ダイナミックRAM（以下、DRAM）においては従来か
ら、高速アクセス機能を有するものとして、ページ・モ
ードなどが知られている。これらに加え最近は、連続し
たアドレスの情報を高速に入出力するシリアルアクセス
機能を搭載したDRAMの開発が進められている。これは、
メモリセルアレイと外部入出力バッファの間に信号の並
直列変換を行うシフトレジスタを設け、シリアルデータ
の入出力をごく短いサイクルで可能としたものである。
しかしながら、この方式では大規模なデータレジスタ及
び多数のデータバスが必要であり、チップ面積が増大す
るという問題があった。

そのような大規模なレジスタを用いずシリアルアクセ
ス機能を実現する手法として、列アドレスバッファ内に
アドレスカウンタを内蔵しそれを外部クロック、例えば
カラム・アドレス・ストローブ（▲▼）でインク
リメントする方式が提案されている。この方式では、▲
▼信号のトグルだけで内部の列アドレスを順次進
めて、データの入出力を行う。従って、外部からいちい
ちアドレス入力を行うことなくシリアルアクセスが可能
となる。この方式は、従来の標準DRAMにアドレスカウン
タを付加するだけで、他の制御回路等はほとんど変更す
ることなく簡単に実現できる為、チップ面積の増大も無
視できる程小さく抑えられる。

しかしながら、この方式では、アドレスカウンタのイ
ンクリメント、行アドレス選択線の切換え、ビット線デ
ータの転送・出力という一連の動作を▲▼のトグ
ルに同期して毎回順次行っているため、その動作サイク
ルの向上及びシリアルアクセスタイムを小さくすること
が困難であるという問題があった。

（発明が解決しようとする課題）以上のように従来のDRAMでは、大規模な直並列変換用
のレジスタを用いない限り、高速シリアルアクセス機能
を実現することはできなかった。

本発明は、上記の点に鑑み、大規模なレジスタ等を用
いずに高速シリアルアクセスを実現できる半導体記憶装
置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明にかかる半導体記憶装置は、メモリセルアレイ
の連続する２列を同時に選択する列選択線と、ある列ア
ドレスで直接選ばれる列選択線に加えそのアドレスより
ひとつ上位のアドレスで選ばれる列選択線をも選択状態
にする機能を有する列デコーダを備える。これに対応し
て、選択された２本の列選択線で選ばれる４本のビット
線をそれぞれ接続する４本のデータ入出力線が配設され
る。これらデータ入出力線には、偶数番目の２本のデー
タ入出力線から一方を選択しそのデータを転送して第１
のデータラッチ回路にラッチする第１のデータ転送系
と、奇数番目の２本のデータ入出力線から一方を選択し
そのデータを転送して第２のデータラッチ回路にラッチ
する第２のデータ転送系とが設けられる。各データ入出
力線には選択的にデータの書込みを行う書込み回路が設
けられる。また、列アドレスをカウントアップするアド
レスカウンタと、データ入出力線を順番に選択制御する
シフトレジスタとが設けられる。そして連続する列を順
次選択するシリアルアクセスモードにおいて、ある列の
データを入出力得する場合、その列が含まれる列選択線
は、外部列アドレスの入力に対し、対応する列選択線を
選択状態にするとともに、それよりもアドレス上１つ上
位の列選択線を同時に立ち上げ、以降の連続するクロッ
クサイクルにおいては、あるアドレスのデータが実際に
I/Oピンより読み出し、／書込みが行われるアクセスサ
イクルに対し遅くとも３つ前のクロックサイクル内に、
該アドレスを選択する列選択線の立ち上げ動作を開始
し、その列の読み出しもしくは書込み動作が完了するま
では選択状態が保持されるように列デコーダにより制御
される。また、その列のデータ入出力線に読み出された
データはその列の選択サイクルに対し２サイクル前から
転送が開始され、連続する２列のデータは第１及び第２
のデータ転送系により交互に読み出される。書込み動作
は、その列の選択サイクルに開始される。

（作用）本発明の半導体記憶装置では、２列のビット線データ
を同時に選択する列選択線が、列デコーダによって本来
の選択サイクルに先行して立ち上げられ、連続する二つ
の列選択線が時間的に一部重なって選択状態になる。こ
れに対応してデータ入出力線は４本設けられて、例えば
シリアル・アクセスの読み出しモードでは２本の列選択
線で選択された４列のビット線データがこの４本のデー
タ入出力線に分配され、さらにそれらのデータは２系統
のデータ転送系によって交互に間断なく読み出される。
すなわち本発明によれば、大規模なデータレジスタを用
いることなく、１本のワード線で選択される全メモリセ
ルに対し、任意のポイントをスタートアドレスとして列
方向に連続的に、高速にシリアルアクセスができ、リー
ド，ライト，リードモディファイライト動作を行うこと
が可能となる。

（実施例）以下、本発明の実施例を説明する。

第１図は、本発明をDRAMに適用した一実施例の概略構
成図である。メモリセルアレイ１は、従来のDRAMと同
様、メモリセルMCがマトリクス状に配置され、その行方
向がワード線WL（WL0,WL1,…）により、また列方向がビ
ット線BL（BL0,BL1,…）により選択される。ワード線WL
は選択された行のメモリセルを駆動してそのデータをそ
れぞれビット線BLに読出す働きをする。各ビット線BLに
はビット線センスアンプ２が接続され、メモリセルMCと
ビット線センスアンプ２の間でビット線BLを介してデー
タの授受が行われる。メモリセルアレイ１の２列ごと、
すなわち２本のビット線ごとに一本ずつの複数の列選択
線CSL（CSL0,CSL1,…）が配設され、各センスアンプ２
はこの列選択線CSLにより駆動される転送ゲート３を介
して４本のデータ入出力線DQ（DQ0〜DQ3）に選択的に接
続される。データ入出力線DQは通常リセット回路８によ
り所定の電位に保持されている。

ここで列アドレス信号に応じて立上げられる列選択線
のうち連続する２本の列選択線により選択される連続す
る４列のビット線は、それぞれ異なるデータ入出力線に
接続される。すなわち列選択線CSL0で選ばれる２本のビ
ット線BL0,BL1は、それぞれデータ入出力線DQ0,DQ1に、
次に列選択線CSL1で選択されるビット線BL2,BL3はそれ
ぞれ、データ入出力線DQ2,DQ3に接続される。以下同様
の繰り返しである。列選択線CSLを選択駆動するのが列
デコーダ４であり、ワード線WLを選択駆動するのが行デ
コーダ５である。

列デコーダ４は、後に詳述するするように、ｎ番目の
列選択線CSLnを選択する列アドレスの入力に対し、その
列選択線CSLnとｎ＋１番目の列選択線CSLn＋１を同時に
立上げる機能をもつ。従って１つの列アドレス入力に対
し、連続する４列分のビット線BLがそれぞれ４本のデー
タ入出力線DQに接続される。４本のデータ入出力線DQの
うち偶数番目のビット線が接続される２本DQ0,DQ2は選
択ゲート９のトランジスタQ10,Q13を介して第１のデー
タ転送系（Ａ系）11_Aに、また残りの２本DQ1,DQ3は選択
ゲート９のトランジスタQ11,Q12を介して第２のデータ
転送系（Ｂ系）11_Bに接続される。この選択ゲート９
は、制御回路10によって、第１のデータ転送系11_A側の
一つのトランジスタと第２のデータ転送系11_B側の一つ
のトランジスタが同時に導通状態になるように制御され
る。すなわちトランジスタQ10とQ11が同時に導通し、ト
ランジスタQ11とQ12が同時に導通し、トランジスタQ12
とQ13が同時に導通し、トランジスタQ13とQ10が同時に
導通する、という制御がなされる。第１のデータ転送系
11_Aは、入出力センスアンプ12_Aとこれに出力データ線RD
_Aを介して接続された第１のデータラッチ回路13_Aにより
構成される。第２のデータ転送系11_Bも同様に、入出力
センスアンプ12_Bとこれに出力データ線RD_Bを介して接続
された第２のデータラッチ回路13_Bにより構成される。
第1,第２のデータラッチ回路13_A,13_B内のデータは、出
力バッファ14を介して一つの出力ピンから交互にチップ
外に出力されるようになっている。図では４本の入出力
データ線DQ0〜DQ3に対して夫々１個の入力データラッチ
を設けているが、DQ0とDQ2、DQ1とDQ3に夫々共有の入力
データラッチを設ける構成でもよい。

入出力データ線DQには以上のデータ読出し系と別に書
込み回路系が接続されている。すなわち入力データは、
入力バッファ17によりチップ内に取り込まれ、入力デー
タラッチ回路16に順番にラッチされる。この入力データ
ラッチ回路16の書込みデータは、転送ゲート15を介して
入出力線DQに転送されるようになっている。

周辺回路部には、外部アドレスを取り込む行アドレス
バッファ23,列アドレスバッファ24、これらのアドレス
バッファ23,24を駆動するクロック・ジェネレータ21,22
が設けられている。また、シリアルアクセスを行うため
に、列方向のシリアル・アドレスを発生させる列アドレ
スカウンタ25が設けられている。列アドレスカウンタ25
は、▲▼の２回のトグルに対し１つインクリメン
トされて列アドレスを発生するようになっている。書込
みサイクルにおいては、その書込み動作が完了するまで
列選択線CSLの選択状態を保持するように、カウンタ制
御回路26により列アドレスカウンタ25のインクリメント
を待たせる制御が行われる。またデータ入出力線DQの転
送ゲート９を制御する制御回路10に入る４本のデータ選
択線DSL（DSL0〜DSL3）を駆動するため、▲▼の
立上がりで遷移する４ビットのシフトレジスタ27が設け
られている。このシフトレジスタ27は列アドレスの下位
２ビットをデコードし、４つのデータ選択線DSLの中か
ら順番に１つずつを選択状態にするものである。またア
ドレス遷移検知回路28が設けられ、このアドレス遷移検
知回路28の出力とシフトレジスタ27の出力の論理により
データ書込みおよび読出し時の４本の入出力線DQ上での
データ転送を制御する制御回路29_A,29_Bが設けられてい
る。

このように構成されたDRAMのシリアルアクセスモード
における動作を次に説明する。

第２図は本実施例のシリアルアクセスモードにおける
内部動作波形を示す図である。図では、シリアルリー
ド，シリアルライト，リードモディファイライトの各動
作を１つの▲▼アクティブサイクルに混在させた
場合を示している。▲▼のトグルによる選択サイ
クルに付した番号0,1,…はビット線BL0,BL1,…選択サイ
クルに対応する。

まず外部から取り込まれた行アドレス・ストローブ
（▲▼）の降下エッジで行アドレスが取込まれ、
これにより選択される１本のワード線WLが立上がる。こ
の１行分のメモリセル情報はビット線BLに読み出され、
そのデータはビット線センスアンプ２により増幅されて
ラッチされる。行アドレスの取り込みが終了すると列ア
ドレスが取り込まれるが、その前に行アドレスと同じ列
アドレスの列選択線CSL_Rとその次の列選択線CSL_R+1が同
時に立上げられ、列選択線CSL_Rで選択される２ビットの
ビット線データがデータ入出力DQを介し、第1,第２のデ
ータ転送系11_A,11_Bを介して出力データラッチ回路13ま
で転送される。ここまでは、その後の▲▼のトグ
ルによって列選択線CSLを順次選択駆動するための前段
階である。

アドレスピンの入力が行アドレスから列アドレスに切
換ると、そのアドレスにより選択される２本の列選択線
が同時に立上がる。第２図の場合、列選択線CSL0とその
次の列選択線CSL1とが同時に立上がる。このとき先に選
択された列選択線CSL_RとCSL_R+1は立下げられる。アドレ
ス遷移検知回路28はこのアドレス遷移を検知して、制御
回路29_A,29_Bはデータ転送パルスATD_A,ATD_Bを発生する。
これをトリガとして、列選択線CSL0で選択された２本の
ビット線情報は、入出力線DQ0,DQ1からそれぞれ第1,第
２のデータ転送系11_A,11_Bにより出力データラッチ回路1
3_A,13_Bに同時に転送される（第２図の40−2,41−2,44−
2,45−２）。この時シフトレジスタ27の出力はデータ選
択線DSL0の選択状態になっており、制御回路10により選
択ゲート９内のトランジスタQ10,Q11がオンであり、ま
たデータ転送パルスATDは列選択線CSLの切換が完了する
までその“H"状態を保持する。

ただしこの動作は、入力したカラムアドレスが、CSL0
で選択される２ビットのうちアドレス的に下位（すなわ
ちＡ系）を選択する場合のものである。逆に、そのカラ
ムアドレスが行選択線CSL0の上位ビット（Ｂ系）を選択
する場合、上記データ転送は、列選択線CSL0で選ばれる
２ビットのうちの上位ビット側と、次の列選択線CSU1で
選ばれる２ビットのうちの下位ビット側の２ビットを同
時に出力データラッチに転送することになる。また、第
２図では、ワード線WLの立上がりに対し、アドレスピン
の列アドレスへの切換えが遅いため、一旦行アドレスデ
ータを転送している。この行アドレスから列アドレスへ
の切換タイミングを更に早めれば、始めから列アドレス
データのみが転送される。更に、▲▼を立下げる
前に、再度アドレスを切換えた場合は、その新しいアド
レスで選択される列選択線CSLに切換り再度２ビットの
ビット線情報が転送される。。ここまでは、通常のファ
ーストページモードをもつ標準DRAMと同様の動作であ
る。

次に、▲▼が立下がり（第２図の30−１）、そ
のときのアドレスピン情報を先頭列アドレスとして列ア
ドレスカンウンタ25及びシフトレジスタ27内にラッチ
し、更に出力データラッチ13_A,13_B内のデータを出力ピ
ンに出力する。このとき２つの出力データラッチ13_A,13
_Bのデータのいずれを出力するかはアドレスピンの最下
位アドレス（A0）の状態により決まる。すなわち、A0＝
“L"ならＡ系、A0＝“H"ならＢ系データが出力される。
第２図はA0＝“L"の場合を示している。次いで、▲
▼が立上がると（第２図の30−２）、シフトレジスタ
27の選択信号がデータ選択線DSL0からDSL1に切換わり、
入出力線選択ゲート９はＡ系のトランジスタQ10が非導
通状態となり、代わって動じＡ系のトランジスタQ12が
導通する。Ｂ系のトランジスタQ11は導通状態を保持す
る。ここで、先の転送パルスATD_Aをトリガして既に立上
げられている列選択線CSL1で選択されているビット線BL
2のデータが、入出力線DQ2、出力データ線RD_Aを介して
出力データラッチ13_Aに転送される（第２図の42−1,44
−３）。この▲▼の立上がりにより発生するデー
タ転送パルスATD_Aのパルス幅は、列アドレスが取り込ま
れる前のアドレス遷移により発生する先のデータ転送パ
ルスATD_Aのそれより短くてもよい。これは、１サイクル
前から既に列選択線CSLが立上げられているためであ
る。

次に▲▼を立下げることにより（第２図の30−
３）、既に出力データラッチ13_Bに転送してあったビッ
ト線BL1のデータが出力される。次いで、▲▼を
立上げることにより（第２図の30−４）、シフトレジス
タ27はデータ選択線DSL1から次のデータ選択線DSL2を選
択状態に切換え、こんどはビット線BL3のデータを入出
力線DQ3,出力データ線RD_Bを介して出力データラッチ13_B
に転送する（第２図の43−1,45−３）。更に、この▲
▼の立上げでは、アドレスカンウンタ25のインクリ
メントが行われ、列選択線CSLが切換えられる。ここで
は列選択線CSL0が立下がり、新たに列先端線CSL2が立上
がる。この間列選択線CSL1は選択状態を保持する。

以下、▲▼のトグルに対し同様の動作を繰り返
す。この動作により、シフトレジスタ27は毎▲▼
サイクルに１回データ選択線DSLを切換え、４本の入出
力線DQを順番に選択状態とし、それにつながるビット線
のデータを出力データRD_A,RD_Bを交互に介して出力デー
タラッチ13_A,13_Bに転送し出力する。１つの列選択線CSL
に着目すると、▲▼の４サイクル分その選択状態
が保持され、隣り合う列選択線CSLとは▲▼の２
サイクル分オーバーラップする。

以上の動作により、連続する▲▼のトグルに対
して、あるビット線の選択サイクルについてそのビット
線BLを入出力線DQに接続する列選択線CSLは、Ａ系では
３サイクル前、Ｂ系では４サイクル前の▲▼の立
上げから立ち上げが開始され、また、２サイクル前から
出力部へのデータ転送が開始されることになる。たとえ
ば、ビット線BL4を選択する選択サイクルについてみ
ると、その列選択線CSL2は３サイクル前の▲▼の
立ち上げ時に立ち上がり、２サイクル前にデータ転送パ
ルスATD_Aが立ち上がる。したがってその選択サイクルで
は出力データラッチ回路に保持されているデータを出力
するだけでよい。この結果、Ａ系,B系の読出しデータは
間断なく出力ピンから出力され、非常に高速のシリアル
アクセスができる。更に読出しデータは、第１のデータ
転送系11_A（Ａ系）と第２のデータ転送系11_B（Ｂ系）の
２系統を交互に用いて転送しているため、１系統の転送
系に比べ半分のサイクルタイムでデータ転送を行うこと
ができる。

次にライト動作について説明する。

本実施例のDRAMでは、標準DRAMと同様、▲▼を
立下げる前にライト・イネーブル信号▲▼を立下げ
ておくことにより、その▲▼サイクルが書込みサ
イクルになる。第２図では、▲▼サイクルの立
下げ（30−６）の前に▲▼を立下げ（32−１）、▲
▼サイクルまでWE＝“L"を保持して連続書込み
を行っている。▲▼サイクルはビット線BL5の
選択サイクルであるが、前述の読み出し動作により、▲
▼サイクルの立上げ（30−５）まででビット線
BL5,BL6のデータがそれぞれ出力データラッチ13_B、13_A
に転送されている。このサイクルの▲▼立下げ
により書込み動作が起動され、入力バッファ17により入
力データがチップ内に取込まれ入力データラッチ回路16
のラッチ１に保持される。次いで書込みデータ転送ゲー
ト15のトランジスタQ15がゲート制御信号WGT1により導
通して、ラッチデータが入出力線DQ1に転送され（第２
図の46−１）、列選択線CSL2で選択されているトランジ
スタQ6を介してビット線BL5に書込まれる。このとき出
力バッファ14の出力端子は高インピーダンス状態を保持
する。次に▲▼が立上がると（30−７）、前述の
読出しサイクルでは即アドレスカウンタ25のインクリメ
ントを開始して列選択線CSLを切換えたが、書込みサイ
クルにおいては、その書込み動作が完了するまでカウン
タ制御回路26によりアドレスカンウンタ25の切換えは待
機させられる。ただし、この書込みサイクルにおいても
シフトレジスタ27は▲▼の立上がりで即動作さ
せ、サイクルの読み出しデータの転送も行っておく
（第２図の43−2,45−５）。

次の連続する▲▼書込みサイクル，でも同
様に書込みデータをラッチ回路16のラッチ3,ラッチ２に
順に取込み、転送ゲート15のトランジスタQ16,Q17を導
通させることにより、入出力線DQ2,DQ3を介して（47−
1,48−１）、それぞれビット線BL6,BL7に書込む。この
ように入力データラッチ回路16を４個または２個備える
ことにより、連続する書込み動作をオーバラップさせる
ことができる、短いサイクルでシリアルデータの書込み
が可能となる。

一方、この書込み動作と並行して、▲▼の立上
げとともに選択サイクル，に対応するビット線デー
タが出力データラッチに転送されている。したがって第
２図に示したように▲▼サイクルが読出しサイ
クル（▲▼＝“H"）である場合でも、ただちにデー
タを出力することが可能である。

次の▲▼サイクルは、▲▼の降下エッ
ジ（30−８）よりも遅れて▲▼を立下げる（32−
２）ことにより、いわゆるリード・モディファイ・ライ
ト動作を行っている。このサイクルでは▲▼の立
下げ（32−８）により既に転送を終了している出力デー
タラッチ13_B内のデータを出力する。次いで▲▼の
降下（32−２）により、入力データラッチ16のラッチ１
から入出力線DQ1を介してビット線に書込みを行う（46
−２）。この書込み動作中も出力データは保持される。

以上のようにこの実施例によれば、▲▼のトグ
ルに対し、シリアルリード・シリアルライト・リードモ
ディファイライトの各動作を連続的に間断のない短いサ
イクル時間で実行することができる。

第３図は、以上の動作説明で述べた列選択線CSLのオ
ーバーラップ駆動機能を有する列デコーダ４の具体的構
成例である。図で、ANDゲート61により列アドレスのデ
コードを行い、入力される列アドレスに従って出力ノー
ドNj（ｊ＝１〜ｎ）のうち１個が“H"レベルになる。ノ
ードNjは、対応する列選択線CSLjを選択するORゲート62
−２と同時に、次の列選択線CSLj＋１を選択するORゲー
ト62−３にも入力されている。またノードNjは、ノイズ
防止のための遅延回路60を介し、ANDゲート63を介し
て、やはり対応する列選択線より一つ先の列選択線を選
択するORゲート62の入力端子に接続されている。ANDゲ
ート63は２入力であって、その人つには制御信号のSERL
が入る。これは、遅延回路60の出力のORゲート62への入
力を制御するためである。

このような列デコーダ回路による列選択線CSLの選択
動作を、第４図のタイミングチャートにより説明する。
図に示すように、▲▼のトグル（２サイクル）に
対しアドレスACiが１つずつインクリメントし、それに
同期してデコーダのANDゲート61の出力ノードは、Nj−
１→Nj→Nj＋１→…と順番に“H"レベルになる。例えば
列選択線CSLjはノードNj−１とNjとのORで立上げる為、
列アドレスが（ｊ−１）からｊにまたがって“H"レベル
に保持される。ただし、この（ｊ−１）からｊへの切換
り時にヒゲ状ノイズが発生する可能性がある。そこで、
ノードNj−１の信号を遅延回路60により位相を遅らせそ
れをノードNjの信号と一部に重ねることにより、そのヒ
ゲ状ノイズの発生を防止している。更にANDゲート63に
入力する制御信号SERLはシリアルアクセス時に“H"レベ
ルとなり、他の動作時には“L"レベルの信号である。従
って、シリアルアクセス時は前述のように遅延回路60が
機能して列選択線CSLのヒゲ状ノイズ発生を防止する。
それ以外のモードではSERL＝“L"であるため、ANDゲー
ト63によりノードNj′は“L"レベルとなり、ORゲート62
は遅延回路60の影響を受けなくなる。すなわち列選択線
CSLjは、ノードNj,Nj−１の信号で直接駆動される。こ
れは、シリアルアクセスモード以外ではアドレスの切換
えは必ずしも連続したアドレス新して行われる訳ではな
く、この遅延回路60を生かしておくと不要な列選択線を
含む多重選択が起ってしまうためである。例えば列アド
レスがACnからACmに切換った場合、列選択線はCSLnとCS
Ln＋１からCSLmとCSLm＋１に切換る。このとき制御信号
SERL＝“H"では、ノードNn＋１′のリセットが遅れるた
め、列選択線CSLn＋１とCSLm又はCSLm＋１との多重選択
状態が起り、回路動作上問題が生じる。このような制御
信号SERLは例えば、第10図に示すように▲▼のプ
リチャージ時は“L"レベルで、▲▼の第１の降下
エッジから所定の遅延時間τ０後に“H"レベルとなり、
以後の▲▼のトグルに対いては“H"レベルを保持
するように制御される。

第５図は、第１図のデータ出力部すなわち第1,第２の
出力デー転送系11_A,11_Bのうち、出力データラッチ回路1
3_A,13_Bおよび出力バッファ14の部分の具体的構成例であ
る。Ａ系のデータラッチ回路13_Aは入出力センスアンプ1
2_Aの二つの出力ノードにつながる対のデータ出力線RD_A,
RD_Aに設けられたラッチ回路70−1,70−２により構成さ
れる。Ｂ系のデータラッチ回路13_Bも同様に、二つのラ
ッチ回路70−3,70−４により構成される。出力バッファ
回路14は、A,B系共通にｐチャネルの出力トランジスタQ
50およびｎチャネルの出力トランジスタQ51と、ｐチャ
ネルのリセットトランジスタQ52とｎチャネルのリセッ
トトランジスタQ53により構成される。

第７図はこのデータ出力部の動作波形である。データ
ラッチ回路13_Aには前述のＡ系の相補データが、データ
ラッチ回路13_Bには同じくＢ系の相補データが、それぞ
れラッチ信号▲▼，▲▼を
“H"レベルにすることによい取込まれ、ラッチ信号▲
▼，▲▼が“L"レベルになるこ
とによりラッチされる。そしてイネーブル信号ENBL_A,EN
BL_B交互をに、“H"レベルとすることで、そのラッチデ
ータが順番に出力トランジスタQ50,Q51により出力され
る。第７図の動作波形に示すように、Ａ系→Ｂ系,B系→
Ａ系の切換え時にはリセット信号RESETを“H"レベルに
して、出力トランジスタQ50,Q51を一旦オフ状態にして
から次のデータ出力を行っている。この制御により、出
力トランジスタQ50,Q51での貫通電流が低減され、更に
出力データの切換えも高速に行うことができる。

第６図は別の実施例のデータ出力部の構成である。こ
の実施例では、出力バッファ14の部分がＡ系,B系に対し
別々に設けられている。すなわちＡ系にｐチャネルの出
力トランジスタQ60とｎチャネルの出力トランジスタQ6
1、これらのゲートにそれぞれリセットトランジスタQ6
4,Q65が設けられ、Ｂ系にｐチャネルの出力トランジス
タQ62とｎチャネルの出力トランジスタQ63、これらのゲ
ートにそれぞれリセットトランジスタQ66,Q67が設けら
れている。

この出力部の動作波形を第８図に示す。この出力回路
構成では、全く同じ回路を２つ作りその制御クロックも
同様の回路で構成することができるため、通常のシリア
ル動作を行わない回路構成から簡単に作り上げることが
できる。またリセット信号を第７図のようにパルス状に
する必要がないため、より高速のデータ切換えを実現で
きる。

第９図は、本発明における出力イネーブル信号ENBLの
発生回路の構成例である。Ｅ−WRITEは、アーリー・ラ
イト時に“H"レベルとなる出力禁止信号であ。このENBL
信号発生回路はＥ−WRITEと▲▼を入力とするNOR
ゲート92、このNORゲート92の出力ノードN1を一方の入
力端子に接続したANDゲート93、ノードN1とANDゲート93
の他方の入力端子の間に設けられた遅延回路90およびOR
ゲート91により構成されている。遅延回路90は、誤動作
防止のため、▲▼の降下に対してイネーブル信号
ENBLの発生を遅らせるために設けられている。ORゲート
91は、この遅延回路90の働きをシリアルアクセス時に無
効とするために設けられている。

第10図はこのイネーブル信号発生回路の動作タイミン
グ図である。読出し動作時は、Ｅ−WRITE＝“L"である
から、NORゲート92の出力ノードN1は▲▼の反転
信号となる。ANDゲート93を介して得られるイネーブル
信号ENBLが“H"になることで、出力データラッチ回路と
出力バッファのトランジスタが接続されて、データが出
力される。▲▼の第１降下エッジ（第10図の80）
に対し、列アドレスの入力タイミングが近い場合（すな
わち、アドレスセットアップ時間t_ASC〜０）、もしも▲
▼の立下げに対し、ただちにイネーブル信号ENBL
を立上げると、列アドレスの遷移前の誤データが一旦出
力され＜（第10図の81）、次に真のデータが読み出され
る（第10図の82）ことになる。この様に動作すると出力
データが急激に変化するため大きなノイズを発生し他の
回路に誤動作を引き起す可能性がある。遅延回路90はこ
の様な事態を防止するために設けられており、ノードN1
の信号とこれを遅延回路90を通した信号のANDがとられ
て、イテーブル信号ENBLは▲▼の降下に対し、遅
延回路900により遅延時間τだけ遅れて発生するように
なっている。一方、シリアルサイクル（▲▼の２
サイクル以降）では、▲▼の立上げ（第10図の8
3）でデータの切換えが行われ、次の▲▼の降下
時（第10図の84）には既に出力ラッチ回路に新データが
ラッチされているため、上記▲▼とイネーブル信
号ENBLの間の遅延は不要となる。そこでシリアルモード
時は、制御信号SERL信号が立上がって遅延回路90を無効
とする。これにより、イネーブル信号ENBLはCASの降下
と同期して立上がり、したがって高速のアクセスタイム
が実現される。

以上、本発明の具体的な実施例について説明したが、
本発明はこれらに限られるものではない。例えば、シリ
アルサイクルの同期クロックとして▲▼を用いた
が、他のピンを用いてもよい。また実施例では、リード
・モディファイ・ライトを▲▼の降下に対し書込
みイネーブル信号▲▼の降下を遅らせることにより
実行したが、他の制御ピンをリード・モディファイ・ラ
イト・イネーブル用として用いてもよい。

第11図は、リード・モディファイ・ライト制御用の専
用ののピンを持つ場合の、出力イネーブル信号ENBLおよ
び書き込み信号WRITEを発生する制御回路の構成例であ
る。ライト・イネーブル▲▼が“H"レベルの状態で
の▲▼の降下を検出して出力イネーブル信号ENBL
を出力するために、▲▼と▲▼がそれぞれイ
ンバータ104,105を介して入力されるフリップフロップ1
01が設けられている。フリップフロップ101の一方の出
力ノードがインバータ106を介して出力イネーブル信号E
NBLの出力端子となっている。▲▼は、付加さ
れたリード・モディファイ・ライト専用ピンからの入力
信号であり、▲▼と▲▼のNORをとるNORゲー
ト102と、▲▼と▲▼のNORをとるNORゲ
ート103が併設され、これらのNORゲート102,103の出力
がORゲート107を介して書き込み信号WRITEとして出力さ
れるようになっている。

第12図はこの制御回路の動作を説明するタイミング図
である。フリップフロップ101は、▲▼と書き込
みイネーブル信号▲▼の立ち下がりの順番により、
ライトまたはリード・モディファイ・ライトのいずれか
を選択する。即ちまず、▲▼および▲▼が
“H"レベルのまま▲▼が立ち下がる（サイクル
）と、これをフリップフロップ101が検知してイネー
ブル信号ENBLが“H"レベルになり、読出しモードとな
る。▲▼が“H"レベルのままで、▲▼の
立ち下がりより▲▼が先に立ち下がった場合には、
ENBLは、“L"レベルのままでデータ出力は行われず、NO
Rゲート103の出力が“H"レベルになって、書き込み信号
WRITEが立ち上がって書き込みモードとなる（▲
▼サイクル）。▲▼に遅れて▲▼が立ち下
がると、イネーブル信号ENBLは立上がってデータが出力
され、さらに▲▼の立ち下がりでNORゲート102の１
出力が、“H"レベルになって書き込み信号WRITEが“H"
レベルになり、書き込み動作も並行して行われる（▲
▼サイクル）。これは、先の実施例で説明した▲
▼制御によるリード・モディファイ・ライトでる。
一方、▲▼の代りに専用ピンからの制御信号▲
▼を立ち下げると、その後▲▼の立ち下がり
でイネーブル信号ENBLと書き込み信号WRITEが共に“H"
レベルになり、やはりデータ出力と書き込みを並行して
行う事ができるリード・モディファイ・ライトのモード
になる（▲▼サイクル）。

▲▼サイクルのリード・モディファイ・ライ
トのモードでは、書き込み動作が▲▼の立ち下が
りにより起動されるため、書き込みイネーブル信号▲
▼で起動される▲▼サイクルでのそれ比べ
て、同じ▲▼サイクル時間での書き込み信号WRIT
Eが“H"レベルの時間が長くなる。即ち第12図に示すよ
うに、T₄＞T₃となる。したがってこの専用ピンを用いた
リード・モディファイ・ライトのモードは先の実施例で
のそれより動作余裕が大きいものとなる。

また以上の実施例はDRAMに適用した場合のものであっ
たが、本発明は同様にしてSRAMやPROMなど種々の半導体
メモリ装置に適用することができる。さらに実施例では
データ転送系をA,Bの２系統で構成したが、更に４系統,
8系統など増やしてもよい。その他本発明はその主旨を
逸脱しない範囲内で種々変形して実施することができ
る。

［発明の効果］本発明によれば、大規模なレジスタや特殊な制御回路
を用いることなく、高速のシリアルアクセスモードを実
現することができる。例えば、データ転送系を２系統と
することで、通常の２倍のサイクルで動作させることが
でき、更に列選択線CSLを入出力線でのデータ転送系に
対し先行駆動させることにより高速アクセスタイムも併
せて実現できる。また、列選択線CSLを制御するアドレ
スカウンタと出力データ線でのデータ転送条件を制定す
るシフトレジスタとを別に制御することにより、リー
ド，ライト，リード・モディファイ・ライトを連続的に
高速に実行することが可能になる。

また本発明におけるシリアル・アクセスを行うための
回路は、標準DRAMに用いられる一部の回路の個数を増や
し、また一部の制御回路をわずかに修正するだけで実現
できるため、他のファースト・ページ，スタティック・
カラム，ニブルの各モードを備えたデバイスと同一マス
ク上にオプションとして作り込むことが可能である。し
たがって本発明のデバイスは他のデバイスと別個に設計
する必要はなく、大幅なコストダウンができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るDRAMの概略構成を示す
図、第２図はその動作を説明するための波形図、第３図はそのDRAMにおける列デコーダの構成例を示す
図、第４図はその列デコーダの動作を説明するための波形
図、第５図は同じく出力バッファの構成例を示す図、第６図は他の出力バッファの構成例を示す図、第７図は第５図の出力バッファの動作を説明するための
波形図、第８図は同じく第６図の出力バッファの動作を説明する
ための波形図、第９図は出力イネーブル回路の構成例を示す図、第10図はその動作を説明するための波形図、第11図はリード・モディファイ・ライトの専用ピンを設
けた実施例のDRAMでのモード切り替え制御回路の構成例
を示す図、第12図はそのモード切り替え動作を説明するための波形
図である。 MC……メモリセル、BL（BL0,BL1,…）……ビット線、WL
（WL0,WL1,…）……ワード線、DQ（DQ0〜DQ3）……デー
タ入出力線、RD_A,RD_B……データ出力線、１……メモリ
セルアレイ、２……ビット線センスアンプ、３……転送
ゲート、４……列デコーダ、５……行デコーダ、８……
リセット回路、９……転送ゲート、10……転送ゲート制
御回路、11_A……第１のデータ転送系、11_B……第２のデ
ータ転送系、12_A,12_B……入出力線センスアンプ、13_A,1
3_B……出力データラッチ回路、14……出力バッファ、15
……転送ゲート、16……入力データラッチ回路、17……
入力バッファ、21……▲▼クロック・ジェネレー
タ、22……▲▼クロック・ジェネレータ、23……
行アドレスバッファ、24……列アドレスバッファ、25…
…列アドレスカンウンタ、26……カウンタ制御回路、27
……シフトレジスタ、28……アドレス遷移検知回路、29
_A,29_B……データ転送制御回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルがマトリクス状に配列さ
れたメモリセルアレイと、前記メモリセルアレイの各列ごとに設けられたビット線
センスアンプと、前記メモリセルアレイの列方向に配設されて前記ビット
線センスアンプとメモリセルとのデータのやりとりを行
う複数本のビット線と、前記メモリセルアレイの行方向に配設されて１行のメモ
リセルを同時に駆動して各列のビット線にそれぞれ選択
的に接続する複数本のワード線と、前記複数本のワード線から１本のワード線を選択駆動す
る行デコーダと、前記メモリセルアレイのアドレス的に連続する２列ずつ
を同時に選択する複数本の列選択線と、各部列アドレスの入力に対し、対応する列選択線を選択
状態にするとともに、それよりもアドレス上１つ上位の
列選択線を同時に立ち上げ、以降の連続するクロックサ
イクルにおいては、あるアドレスのデータが実際にI/O
ピンより読み出し／書込みが行われるアクセスサイクル
に対し遅くとも３つ前のクロックサイクル内に、該アド
レスを選択する列選択線の立ち上げ動作を開始し、その
列の読み出しもしくは書込み動作が完了するまでその選
択状態を保持する機能を有する列デコーダと、前記列デコーダにより選択された２本の列選択線で選ば
れる４本のビット線がそれぞれ接続される４本のデータ
入出力線と、前記４本のデータ入出力線のうち偶数番目の２本のデー
タ入出力線から一方を選択して前記アクセスサイクルよ
り２クロックサイクル前からそのデータを転送して第１
の出力データラッチ回路にラッチする第１のデータ転送
系と、前記４本のデータ入出力線のうち奇数番目の２本のデー
タ入出力線から一方を選択して前記アクセスサイクルよ
り２クロックサイクル前からそのデータを転送して第２
の出力データラッチ回路にラッチする第２のデータ転送
系と、前記各データ入出力線に選択的にデータの書込みを行う
書込み回路と、前記列デコーダに入力する列アドレスを所定のシリアル
・クロックに同期してカウントアップするアドレスカウ
ンタと、前記データ入出力線の前記第１、第２のデータ転送系に
よるデータ転送を順番に選択制御するシフトレジスタ
と、を備えたことを特徴とする半導体記憶装置。
【請求項２】前記メモリセルアレイのある列への書込み
動作は当該列の選択サイクル内に開始されることを特徴
とする請求項１記載の半導体記憶装置。
【請求項３】前記第１のデータ転送系は、前記４本のデ
ータ入出力線のうち第1,第２のデータ入出力線に対して
転送ゲートを介して選択的に接続される第１の入出力線
センスアンプとこのセンスアンプのデータを保持する第
１の出力データラッチ回路により構成され、前記第２の
データ転送系は、前記４本のデータ入出力線のうち第3,
第４のデータ入出力線に対して転送ゲートを介して選択
的に接続される第２の入出力線センスアンプとこのセン
スアンプのデータを保持する第２の出力データラッチ回
路により構成され、前記第1,第２のデータラッチ回路に
共通にまたは別々に出力バッファ回路が設けられ、この
出力バッファ回路の出力端子は１つの出力ピンに接続さ
れていることを特徴とする請求項１記載の半導体記憶装
置。
【請求項４】リード・モディファイ・ライト動作を制御
する専用の制御信号入力ピンを有することを特徴とする
請求項１記載の半導体記憶装置。