JP2694953B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2694953B2 JP2694953B2 JP62296814A JP29681487A JP2694953B2 JP 2694953 B2 JP2694953 B2 JP 2694953B2 JP 62296814 A JP62296814 A JP 62296814A JP 29681487 A JP29681487 A JP 29681487A JP 2694953 B2 JP2694953 B2 JP 2694953B2
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- memory cell
- cycle
- memory device
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、例えば破壊読出し
を行うダイナミック型メモリセルを集積したダイナミッ
ク型RAM（dRAM）に関する。 （従来の技術） 近年、コンピュータの大容量化，高速化は目覚まし
い。しかしながら、更に大容量化と高速化の両方を促進
することは、困難な状況になっている。例えば、主記憶
装置としてスタティックRAM（sRAM）を用いた場合に
は、容量の点でダイナミックRAM（dRAM）に劣り、価格
もdRAMの場合に比べて高くなる。dRAMを主記憶装置とし
て用いると、高速性においてsRAMに劣る。 dRAMがsRAMに比べて動作速度の点で劣るのは、従来よ
りdRAMはアドレス・マルチプレクス方式の採用により集
積度を高め、ビット・コストを下げているためである。
またdRAMは破壊読出し型であるため、リフレッシュとビ
ット線プリチャージを必要とする、という事情もある。
sRAMを主記憶装置として用いるコンピュータのマシン・
サイクルは、sRAMのアクセス時間のみで決まるが、dRAM
の場合にはアクセス時間とビット線プリチャージ時間に
より、マシン・サイクルが決まる。 そして従来のアドレス・マルチプレクス方式のdRAMシ
ステムでは、アドレス・データ・セレクタはカラム・ア
ドレス・ストローブ（▲▼）のみの情報で制御さ
れ、dRAMの読出しサイクルと書込みサイクルの区別はな
い。即ちアクティブ・サイクルでは、dRAMにはロウ・ア
ドレス・ストローブ（▲▼）が先に入って、次い
で▲▼が入る。アドレスデータ・セレクタからは
常にロウ・アドレス，カラム・アドレスの順で出力され
てこれがdRAMチップに入力される。このためdRAMのサイ
クル時間を短縮することが難しく、結局これを用いたコ
ンピュータのマシン・サイクルを十分に短縮できなかっ
た。 今後dRAMを用いてコンピュータの大容量化，高速化を
図る場合には、以上のような意味でサイクル時間を如何
に短縮するかが重要な問題となる。 （発明が解決しようとする問題点） 以上のように従来の半導体記憶装置では、アクセス時
間の短縮がそのままサイクル時間の短縮につながらず、
従ってこれを使用したコンピュータのマシン・サイクル
を短縮することができない、という問題があった。 本発明はこの様な問題を解決して、サイクル時間の短
縮を可能とした半導体記憶装置を提供することを目的と
する。 ［発明の構成］ （問題点を解決するための手段） 本発明は、アドレス・マルチプレクス方式の半導体記
憶装置において、読出しサイクル，書込みサイクル共
に、▲▼が先に入ってカラム・アドレスがまず取
込まれ、次いで▲▼が入ってロウ・アドレスが取
込まれるようにしたことを特徴とする。 （作用） 本発明は特に、各ビット線と入出力線の間に、ビット
線プリチャージ期間中のデータの読出し，書込みを可能
とするラッチ型メモリセルを設けた場合に有効である。
即ち、読出しサイクルでは、▲▼が“1"から“0"
になるとワード線が選択されてメモリセルのデータがラ
ッチ型メモリセルに転送される。このとき、▲▼
に先行させて▲▼を“0"に落としておくと、ワー
ド線選択後直ぐにカラム選択線を選択してデータを外部
に読み出すことができる。その後はビット線とラッチ型
メモリセルの間のトランスファゲートをオフとすること
で、▲▼が“0"の状態のまま、ビット線プリチャ
ージを行なうことができる。この結果、従来▲▼
プリチャージ期間に行なっていたビット線プリチャージ
を▲▼アクティブ期間に行なうことができるた
め、サイクル時間の短縮が可能になる。また書込みサイ
クルでも、カラム・アドレスが先行して取込まれると▲
▼アクティブ期間中のビット線プリチャージのタ
イミングを速めることができ、従ってサイクル時間の短
縮につながる。 （実施例） 以下、本発明の実施例を図面を参照して説明する。 第１図は、一実施例のdRAMの要部構成を示す。半導体
基板に、複数対のビット線BL,▲▼（BL1,▲
▼、BL2,▲▼、…）と複数本のワード線MW（MW1,
MW2,…）が交差して配設され、その各交差位置にdRAMセ
ルMC（MC1,MC2,…）が配置される。dRAMセルMCはワード
線MWにより選択駆動されて、ビット線BL,▲▼との
間でデータのやりとりを行う。各ビット線対BL,▲
▼には、dRAMセルの他、一つずつダミーセルDC1,DC2が
設けられている。ダミーセルDC1,DC2はダミー・ワード
線DW1,DW2により駆動される。ビット線BL,▲▼の一
端部には、ビット線BL,▲▼に読み出されたデータ
を検出するビット線センスアンプ10（10−1,10−2,…）
が設けられている。50（50−1,50−2,…）はビット線B
L,▲▼をイコライズし、プリチャージする回路（以
下、プリチャージ回路）である。ビット線BL,▲▼
の他端部には、第１のトランスファゲート30（30−1,30
−2,…）を介してラッチ型メモリセル20（20−1,20−2,
…）が接続されている。ラッチ型メモリセル20は第２の
トランスファゲート40（40−1,40−2,…）を介して入出
力線I/O,▲▼に接続されている。 第２図は、第１図のdRAMの具体的な構成例である。dR
AMセルMCおよびダミーセルDCは、一個のMOSトランジス
タと一個のキャパシタからなる周知のものである。キャ
パシタの基準電位端子はプレート電源VPLに接続されて
いる。ダミーセルDC1,DC2には、プリチャージ電源VDCに
接続された書込み用のｎチャネルMOSトランジスタQ9,Q
10が設けられている。ビット線センスアンプ10は、ｎチ
ャネルMOSトランジスタ対Q4,Q5とｐチャネルMOSトラン
ジスタ対Q6,Q7とから構成され、それぞれの対のソース
に活性化信号▲▼，φSEが入るようになってい
る。プリチャージ回路50は、ゲートに共通にイコライズ
信号EQL1が入る３個のｎチャネルMOSトランジスタQ1〜Q
3により構成されている。Q1,Q2はプリチャージ用であ
り、それぞれのソースがビット線BL,▲▼に接続さ
れ、ドレインは共通にプリチャージ用電源VBLに接続さ
れている。イコライズ用MOSトランジスタQ3はソース，
ドレインがそれぞれビット線BL,▲▼に接続されて
いる。 ラッチ型メモリセル20は、ｎチャネルMOSトランジス
タ対Q18,Q19からなるフリップフロップと、ｐチャネルM
OSトランジスタ対Q21,Q22からなるフリップフロップと
により構成されている。それぞれのトランジスタ対のソ
ースには、ラッチ用クロック▲▼，φCEが入る。
Q20はイコライズ用のｎチャネルMOSトランジスタであ
る。この様なラッチ型メモリセル20のノードA,はそれ
ぞれ、第１のトランスファゲート30を構成するｎチャネ
ルMOSトランジスタQ16,Qi7を介してビット線BL,▲
▼に接続され、また第２のトランスファゲート40を構成
するｎチャネルMOSトランジスタQ23,Q24を介して入出力
線I/O,▲▼に接続されている。第１のトランスフ
ァゲート30はクロックφＴにより制御される。第２のト
ランスファゲート40は、カラム・アドレスにより選択さ
れるカラム選択線CSLに接続されている。 この様な構成されたdRAMでの読出しサイクルの動作
を、第３図を参照して説明する。第３図は、ビット線を
（1/2）VDDにプリチャージする方式で、ラッチ型メモリ
セルのデータを入出力線に転送する動作を行う場合の信
号波形を示している。最初、ビット線イコライズ信号EQ
L1のレベルはVDDであり、またビット線 プリチャージ電源VBLは（1/2）VDDであるため、ビット
線BL,▲▼は全て（1/2）VDDにプリチャージされて
いる。いま、ｉ番目のビット線対BLi,▲▼に着目
し、dRAMセルMC1のキャパシタのノードN1にはVDD（論理
“1"）が書き込まれているとする。またダミーセルDC2
のキャパシタのノードN3には、（1/2）VDDのレベルが書
込み電源VDCにより初期設定されているとする。 ▲▼が▲▼に先行して論理“1"（VIH）
から論理“0"（VIL）になると、まずカラム・アドレス
がチップ内に取込まれる。例えばｉ番目のカラムが選択
されたとすると、カラム選択線CSLiこはこの時点ではV
SSからVDDに立上がらないが、ｉ番目のカラム・アドレ
スはカラム選択線のデコーダ（図示せず）にラッチされ
る。次に▲▼が論理“1"（VIH）から“0"（VIL）
になると、イコライズ信号EQL1,EQL2がVDDからVSSに下
がって、ワード線MW1が選ばれ、これとダミーワード線D
W2が同時にVSSから（3/2）VDDまで上がる。これによ
り、dRAMセルMC1とダミーセルDC2の内容がそれぞれビッ
ト線BL,▲▼に読み出される。このとき、ラッチ型
メモリセル20のイコライズ信号EQL3がVDDからVSSに下が
る。次いで、ビット線センスアンプ10のｎチャネル側活
性化信号▲▼が（1/2）VDDからVSSに、引続きｐ
チャネル側活性化信号▲▼が（1/2）VDDからVDD
に上がる。これにより、論理“1"のデータが読み出され
た側のビット線BLはVDDまで上がり、ダミーセルDC2のデ
ータが読み出されたビット線▲▼がVSSまで下が
る。 次に、クロックφＴがVSSからVDDになり、第１のトラ
ンスファゲート30がオンする。そしてラッチ信号▲
▼，φCEがそれぞれ（1/2）VDDからVSS、VDDになる
と、ビット線BL,▲▼の内容がラッチ型メモリセル2
0のノードA,に伝わる。次にカラム選択線のデコーダ
にラッチされていたカラム・アドレスによりカラム選択
線CSLiがVSSからVDDまで上がり、ノードA,が入出力線
I/O,▲▼に接続されている。いまの場合、I/OはV
DDを保ち、▲▼はVDDからVSSに下がって、データ
アウト・バッファがの出力DoutがHizから“H"レベル出
力VOHとなる。同時にクロックφＴがVDDからVSSに下が
り、ビット線からラッチ型メモリセルが切離された後、
ワード線MW1,ダミーワード線DW2が（3/2）VDDからVDDに
下がり、ビット線イコライズ信号EQL1がVSSからVDDに上
がって、ビット線プリチャージがなされる。 以上のようにしてこの実施例のdRAMでは、ビット線に
ラッチ型メモリセルに設けて読出したデータをここに一
時蓄えることにより、▲▼アクティブ期間にもビ
ット線プリチャージを行うことができる。 第４図は、書込みサイクルの動作を説明するための信
号波形である。書込みサイクルでも、▲▼が▲
▼に先行して“1"から“0"になり、ｉ番目のカラム
・アドレスがカラム選択線のデコーダにラッチされるこ
とは、読出しサイクルと同じである。書込みトリガ信号
▲▼が“1"から“0"になると書込み系回路が作動
し、データイン・バッファが動作して入出力線I/O,▲
▼のセンスアンプが活性化される。例えば入力デー
タが“0"であれば、I/OはVDDからVSSに下がり、▲
▼はVDDを保つ。 この後▲▼が“1"から“0"になると、イコライ
ズ信号EQL1〜EQL3がVDDからVSSに下がり、ビット線BLi,
▲▼およびラッチ型メモリセルのノードAi,▲
▼はフローティングになる。入力されたロウ・アドレ
スにより、ワード線MW1とダミーワード線DW2のレベルが
VSSから（3/2）VDDにまで上がると同時に、既にカラム
・デコーダにラッチされていたカラム・アドレスにより
カラム選択線CSLiがVSSからVDDまで上がり、クロックφ
ＴもVSSからVDDまで上がる。これにより、第1,第２トラ
ンスファゲート30,40はオンし、ビット線BLi,▲
▼はそれぞれ入出力線I/O,▲▼に接続されて、一
方BLiは（1/2）VDDからVSSに下がり、他方▲▼は
（1/2）VDDからVDDに上がる。 次にｎチャネル側センスアンプ活性化信号▲▼
とメモリセル・ラッチ信号▲▼が同時に（1/2）V
DDからVSSに下がり、ｐチャネル側センスアンプ活性化
信号φSEとメモリセル・ラッチ信号φCEが同時に（1/
2）VDDからVDDに上がり、選択メモリセルへのデータ書
込みと非選択メモリセルの再書込みが始まる。即ち、選
択されたdRAMセルMC1のノードN1とダミーセルDC2のノー
ドN2はそれぞれビット線BLi,▲▼に接続されてい
るため、ノードN1はVDDからVSSに下がって論理“0"が書
込まれ、ノードN3は（1/2）VDDからVDDに上がる。非選
択メモリセルの再書込みが十分に行われた後、ワード線
MW1とダミーワード線DW2は（3/2）VDDからVSSに下が
る。ほぼ同時にクロックφＴもVDDからVSSに下がり、ビ
ット線からラッチ型メモリセルが切離されると、ビット
線イコライズ信号EQL1がVSSからVDDに上がり、ビット線
プリチャージが始まる。同時にイコライズ信号EQL2がV
SSからVDDに上がり、ダミーセルに（1/2）VDDの初期設
定レベルが書込まれる。 こうして書込みサイクルでは、書込むべきデータが速
めにラッチ型メモリセルにラッチされるために、その後
のビット線プリチャージのタイミングも速めることがで
きる。 以上説明したようにこの実施例では、各ビット線にラ
ッチ型メモリセルを設けた構成を利用し、書込みサイク
ル，読出しサイクル共に▲▼を▲▼に先行
させて、ロウ・アドレスより先にカラム・アドレスをdR
AMチップ内に取込んでいる。従って読出しサイクルで
は、ラッチ型メモリセルに読出したデータを出力させな
がら、ビット線プリチャージを行うことができる。即
ち、従来▲▼プリチャージ期間に行っていたビッ
ト線プリチャージを▲▼アクティブ期間中に行う
ことができる。書込みサイクルでは、ワード線が選択さ
れると同時にカラム選択線の選択が行われて速やかな書
込みがなされ、書込みサイクル終了後に直ぐにビット線
プリチャージが行われる。以上の結果、サイクル時間を
従来に比べて大幅に短縮することができる。 その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することが可能である。 ［発明の効果］ 以上述べたように本発明によれば、読出しサイクル，
書込みサイクル共にカラム・アドレスをロウ・アドレス
に先行させて取込むことによって、半導体記憶装置のサ
イクル時間の大幅な短縮が図られ、このシステムを半導
体記憶装置を主記憶装置とするコンピュータに適用すれ
ば、高速のマシン・サイクルを実現することができる。
を行うダイナミック型メモリセルを集積したダイナミッ
ク型RAM（dRAM）に関する。 （従来の技術） 近年、コンピュータの大容量化，高速化は目覚まし
い。しかしながら、更に大容量化と高速化の両方を促進
することは、困難な状況になっている。例えば、主記憶
装置としてスタティックRAM（sRAM）を用いた場合に
は、容量の点でダイナミックRAM（dRAM）に劣り、価格
もdRAMの場合に比べて高くなる。dRAMを主記憶装置とし
て用いると、高速性においてsRAMに劣る。 dRAMがsRAMに比べて動作速度の点で劣るのは、従来よ
りdRAMはアドレス・マルチプレクス方式の採用により集
積度を高め、ビット・コストを下げているためである。
またdRAMは破壊読出し型であるため、リフレッシュとビ
ット線プリチャージを必要とする、という事情もある。
sRAMを主記憶装置として用いるコンピュータのマシン・
サイクルは、sRAMのアクセス時間のみで決まるが、dRAM
の場合にはアクセス時間とビット線プリチャージ時間に
より、マシン・サイクルが決まる。 そして従来のアドレス・マルチプレクス方式のdRAMシ
ステムでは、アドレス・データ・セレクタはカラム・ア
ドレス・ストローブ（▲▼）のみの情報で制御さ
れ、dRAMの読出しサイクルと書込みサイクルの区別はな
い。即ちアクティブ・サイクルでは、dRAMにはロウ・ア
ドレス・ストローブ（▲▼）が先に入って、次い
で▲▼が入る。アドレスデータ・セレクタからは
常にロウ・アドレス，カラム・アドレスの順で出力され
てこれがdRAMチップに入力される。このためdRAMのサイ
クル時間を短縮することが難しく、結局これを用いたコ
ンピュータのマシン・サイクルを十分に短縮できなかっ
た。 今後dRAMを用いてコンピュータの大容量化，高速化を
図る場合には、以上のような意味でサイクル時間を如何
に短縮するかが重要な問題となる。 （発明が解決しようとする問題点） 以上のように従来の半導体記憶装置では、アクセス時
間の短縮がそのままサイクル時間の短縮につながらず、
従ってこれを使用したコンピュータのマシン・サイクル
を短縮することができない、という問題があった。 本発明はこの様な問題を解決して、サイクル時間の短
縮を可能とした半導体記憶装置を提供することを目的と
する。 ［発明の構成］ （問題点を解決するための手段） 本発明は、アドレス・マルチプレクス方式の半導体記
憶装置において、読出しサイクル，書込みサイクル共
に、▲▼が先に入ってカラム・アドレスがまず取
込まれ、次いで▲▼が入ってロウ・アドレスが取
込まれるようにしたことを特徴とする。 （作用） 本発明は特に、各ビット線と入出力線の間に、ビット
線プリチャージ期間中のデータの読出し，書込みを可能
とするラッチ型メモリセルを設けた場合に有効である。
即ち、読出しサイクルでは、▲▼が“1"から“0"
になるとワード線が選択されてメモリセルのデータがラ
ッチ型メモリセルに転送される。このとき、▲▼
に先行させて▲▼を“0"に落としておくと、ワー
ド線選択後直ぐにカラム選択線を選択してデータを外部
に読み出すことができる。その後はビット線とラッチ型
メモリセルの間のトランスファゲートをオフとすること
で、▲▼が“0"の状態のまま、ビット線プリチャ
ージを行なうことができる。この結果、従来▲▼
プリチャージ期間に行なっていたビット線プリチャージ
を▲▼アクティブ期間に行なうことができるた
め、サイクル時間の短縮が可能になる。また書込みサイ
クルでも、カラム・アドレスが先行して取込まれると▲
▼アクティブ期間中のビット線プリチャージのタ
イミングを速めることができ、従ってサイクル時間の短
縮につながる。 （実施例） 以下、本発明の実施例を図面を参照して説明する。 第１図は、一実施例のdRAMの要部構成を示す。半導体
基板に、複数対のビット線BL,▲▼（BL1,▲
▼、BL2,▲▼、…）と複数本のワード線MW（MW1,
MW2,…）が交差して配設され、その各交差位置にdRAMセ
ルMC（MC1,MC2,…）が配置される。dRAMセルMCはワード
線MWにより選択駆動されて、ビット線BL,▲▼との
間でデータのやりとりを行う。各ビット線対BL,▲
▼には、dRAMセルの他、一つずつダミーセルDC1,DC2が
設けられている。ダミーセルDC1,DC2はダミー・ワード
線DW1,DW2により駆動される。ビット線BL,▲▼の一
端部には、ビット線BL,▲▼に読み出されたデータ
を検出するビット線センスアンプ10（10−1,10−2,…）
が設けられている。50（50−1,50−2,…）はビット線B
L,▲▼をイコライズし、プリチャージする回路（以
下、プリチャージ回路）である。ビット線BL,▲▼
の他端部には、第１のトランスファゲート30（30−1,30
−2,…）を介してラッチ型メモリセル20（20−1,20−2,
…）が接続されている。ラッチ型メモリセル20は第２の
トランスファゲート40（40−1,40−2,…）を介して入出
力線I/O,▲▼に接続されている。 第２図は、第１図のdRAMの具体的な構成例である。dR
AMセルMCおよびダミーセルDCは、一個のMOSトランジス
タと一個のキャパシタからなる周知のものである。キャ
パシタの基準電位端子はプレート電源VPLに接続されて
いる。ダミーセルDC1,DC2には、プリチャージ電源VDCに
接続された書込み用のｎチャネルMOSトランジスタQ9,Q
10が設けられている。ビット線センスアンプ10は、ｎチ
ャネルMOSトランジスタ対Q4,Q5とｐチャネルMOSトラン
ジスタ対Q6,Q7とから構成され、それぞれの対のソース
に活性化信号▲▼，φSEが入るようになってい
る。プリチャージ回路50は、ゲートに共通にイコライズ
信号EQL1が入る３個のｎチャネルMOSトランジスタQ1〜Q
3により構成されている。Q1,Q2はプリチャージ用であ
り、それぞれのソースがビット線BL,▲▼に接続さ
れ、ドレインは共通にプリチャージ用電源VBLに接続さ
れている。イコライズ用MOSトランジスタQ3はソース，
ドレインがそれぞれビット線BL,▲▼に接続されて
いる。 ラッチ型メモリセル20は、ｎチャネルMOSトランジス
タ対Q18,Q19からなるフリップフロップと、ｐチャネルM
OSトランジスタ対Q21,Q22からなるフリップフロップと
により構成されている。それぞれのトランジスタ対のソ
ースには、ラッチ用クロック▲▼，φCEが入る。
Q20はイコライズ用のｎチャネルMOSトランジスタであ
る。この様なラッチ型メモリセル20のノードA,はそれ
ぞれ、第１のトランスファゲート30を構成するｎチャネ
ルMOSトランジスタQ16,Qi7を介してビット線BL,▲
▼に接続され、また第２のトランスファゲート40を構成
するｎチャネルMOSトランジスタQ23,Q24を介して入出力
線I/O,▲▼に接続されている。第１のトランスフ
ァゲート30はクロックφＴにより制御される。第２のト
ランスファゲート40は、カラム・アドレスにより選択さ
れるカラム選択線CSLに接続されている。 この様な構成されたdRAMでの読出しサイクルの動作
を、第３図を参照して説明する。第３図は、ビット線を
（1/2）VDDにプリチャージする方式で、ラッチ型メモリ
セルのデータを入出力線に転送する動作を行う場合の信
号波形を示している。最初、ビット線イコライズ信号EQ
L1のレベルはVDDであり、またビット線 プリチャージ電源VBLは（1/2）VDDであるため、ビット
線BL,▲▼は全て（1/2）VDDにプリチャージされて
いる。いま、ｉ番目のビット線対BLi,▲▼に着目
し、dRAMセルMC1のキャパシタのノードN1にはVDD（論理
“1"）が書き込まれているとする。またダミーセルDC2
のキャパシタのノードN3には、（1/2）VDDのレベルが書
込み電源VDCにより初期設定されているとする。 ▲▼が▲▼に先行して論理“1"（VIH）
から論理“0"（VIL）になると、まずカラム・アドレス
がチップ内に取込まれる。例えばｉ番目のカラムが選択
されたとすると、カラム選択線CSLiこはこの時点ではV
SSからVDDに立上がらないが、ｉ番目のカラム・アドレ
スはカラム選択線のデコーダ（図示せず）にラッチされ
る。次に▲▼が論理“1"（VIH）から“0"（VIL）
になると、イコライズ信号EQL1,EQL2がVDDからVSSに下
がって、ワード線MW1が選ばれ、これとダミーワード線D
W2が同時にVSSから（3/2）VDDまで上がる。これによ
り、dRAMセルMC1とダミーセルDC2の内容がそれぞれビッ
ト線BL,▲▼に読み出される。このとき、ラッチ型
メモリセル20のイコライズ信号EQL3がVDDからVSSに下が
る。次いで、ビット線センスアンプ10のｎチャネル側活
性化信号▲▼が（1/2）VDDからVSSに、引続きｐ
チャネル側活性化信号▲▼が（1/2）VDDからVDD
に上がる。これにより、論理“1"のデータが読み出され
た側のビット線BLはVDDまで上がり、ダミーセルDC2のデ
ータが読み出されたビット線▲▼がVSSまで下が
る。 次に、クロックφＴがVSSからVDDになり、第１のトラ
ンスファゲート30がオンする。そしてラッチ信号▲
▼，φCEがそれぞれ（1/2）VDDからVSS、VDDになる
と、ビット線BL,▲▼の内容がラッチ型メモリセル2
0のノードA,に伝わる。次にカラム選択線のデコーダ
にラッチされていたカラム・アドレスによりカラム選択
線CSLiがVSSからVDDまで上がり、ノードA,が入出力線
I/O,▲▼に接続されている。いまの場合、I/OはV
DDを保ち、▲▼はVDDからVSSに下がって、データ
アウト・バッファがの出力DoutがHizから“H"レベル出
力VOHとなる。同時にクロックφＴがVDDからVSSに下が
り、ビット線からラッチ型メモリセルが切離された後、
ワード線MW1,ダミーワード線DW2が（3/2）VDDからVDDに
下がり、ビット線イコライズ信号EQL1がVSSからVDDに上
がって、ビット線プリチャージがなされる。 以上のようにしてこの実施例のdRAMでは、ビット線に
ラッチ型メモリセルに設けて読出したデータをここに一
時蓄えることにより、▲▼アクティブ期間にもビ
ット線プリチャージを行うことができる。 第４図は、書込みサイクルの動作を説明するための信
号波形である。書込みサイクルでも、▲▼が▲
▼に先行して“1"から“0"になり、ｉ番目のカラム
・アドレスがカラム選択線のデコーダにラッチされるこ
とは、読出しサイクルと同じである。書込みトリガ信号
▲▼が“1"から“0"になると書込み系回路が作動
し、データイン・バッファが動作して入出力線I/O,▲
▼のセンスアンプが活性化される。例えば入力デー
タが“0"であれば、I/OはVDDからVSSに下がり、▲
▼はVDDを保つ。 この後▲▼が“1"から“0"になると、イコライ
ズ信号EQL1〜EQL3がVDDからVSSに下がり、ビット線BLi,
▲▼およびラッチ型メモリセルのノードAi,▲
▼はフローティングになる。入力されたロウ・アドレ
スにより、ワード線MW1とダミーワード線DW2のレベルが
VSSから（3/2）VDDにまで上がると同時に、既にカラム
・デコーダにラッチされていたカラム・アドレスにより
カラム選択線CSLiがVSSからVDDまで上がり、クロックφ
ＴもVSSからVDDまで上がる。これにより、第1,第２トラ
ンスファゲート30,40はオンし、ビット線BLi,▲
▼はそれぞれ入出力線I/O,▲▼に接続されて、一
方BLiは（1/2）VDDからVSSに下がり、他方▲▼は
（1/2）VDDからVDDに上がる。 次にｎチャネル側センスアンプ活性化信号▲▼
とメモリセル・ラッチ信号▲▼が同時に（1/2）V
DDからVSSに下がり、ｐチャネル側センスアンプ活性化
信号φSEとメモリセル・ラッチ信号φCEが同時に（1/
2）VDDからVDDに上がり、選択メモリセルへのデータ書
込みと非選択メモリセルの再書込みが始まる。即ち、選
択されたdRAMセルMC1のノードN1とダミーセルDC2のノー
ドN2はそれぞれビット線BLi,▲▼に接続されてい
るため、ノードN1はVDDからVSSに下がって論理“0"が書
込まれ、ノードN3は（1/2）VDDからVDDに上がる。非選
択メモリセルの再書込みが十分に行われた後、ワード線
MW1とダミーワード線DW2は（3/2）VDDからVSSに下が
る。ほぼ同時にクロックφＴもVDDからVSSに下がり、ビ
ット線からラッチ型メモリセルが切離されると、ビット
線イコライズ信号EQL1がVSSからVDDに上がり、ビット線
プリチャージが始まる。同時にイコライズ信号EQL2がV
SSからVDDに上がり、ダミーセルに（1/2）VDDの初期設
定レベルが書込まれる。 こうして書込みサイクルでは、書込むべきデータが速
めにラッチ型メモリセルにラッチされるために、その後
のビット線プリチャージのタイミングも速めることがで
きる。 以上説明したようにこの実施例では、各ビット線にラ
ッチ型メモリセルを設けた構成を利用し、書込みサイク
ル，読出しサイクル共に▲▼を▲▼に先行
させて、ロウ・アドレスより先にカラム・アドレスをdR
AMチップ内に取込んでいる。従って読出しサイクルで
は、ラッチ型メモリセルに読出したデータを出力させな
がら、ビット線プリチャージを行うことができる。即
ち、従来▲▼プリチャージ期間に行っていたビッ
ト線プリチャージを▲▼アクティブ期間中に行う
ことができる。書込みサイクルでは、ワード線が選択さ
れると同時にカラム選択線の選択が行われて速やかな書
込みがなされ、書込みサイクル終了後に直ぐにビット線
プリチャージが行われる。以上の結果、サイクル時間を
従来に比べて大幅に短縮することができる。 その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することが可能である。 ［発明の効果］ 以上述べたように本発明によれば、読出しサイクル，
書込みサイクル共にカラム・アドレスをロウ・アドレス
に先行させて取込むことによって、半導体記憶装置のサ
イクル時間の大幅な短縮が図られ、このシステムを半導
体記憶装置を主記憶装置とするコンピュータに適用すれ
ば、高速のマシン・サイクルを実現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例におけるdRAMの要部構成を示
すブロック図、第２図はその具体的回路構成を示す図、
第３図はその読出しサイクル動作を説明するための信号
波形図、第４図は同じく書込みサイクル動作を説明する
ための信号波形図である。 MC（MC1,MC2,…）……dRAMセル、DC1,DC2……ダミーセ
ル、BL,▲▼（BL1,▲▼、BL2,▲▼
…）……ビット線、MW（MW1,MW2,…）……ワード線、DW
1,DW2……ダミーワード線、I/O,▲▼……入出力
線、10……センスアンプ、20……ラッチ型メモリセル、
30……第１のトランスファゲート、40……第２のトラン
スファゲート、50……プリチャージ回路。
すブロック図、第２図はその具体的回路構成を示す図、
第３図はその読出しサイクル動作を説明するための信号
波形図、第４図は同じく書込みサイクル動作を説明する
ための信号波形図である。 MC（MC1,MC2,…）……dRAMセル、DC1,DC2……ダミーセ
ル、BL,▲▼（BL1,▲▼、BL2,▲▼
…）……ビット線、MW（MW1,MW2,…）……ワード線、DW
1,DW2……ダミーワード線、I/O,▲▼……入出力
線、10……センスアンプ、20……ラッチ型メモリセル、
30……第１のトランスファゲート、40……第２のトラン
スファゲート、50……プリチャージ回路。
Claims (1)
- (57)【特許請求の範囲】 １．外部から供給されるロウ・アドレスに従って選択的
に活性化される複数のワード線と、 前記ワード線と交差する複数のビット線と、 前記ワード線とビット線の交差位置に設けられ、データ
の読出し及び書込みが可能な複数のメモリセルと、 読出しサイクルにあっては前記メモリセルに記憶された
データを外部に転送し、書込みサイクルにあっては前記
メモリセルに書込むべきデータが外部から供給される入
出力線と、 前記ビット線と前記入出力線とを外部から供給されるカ
ラム・アドレスに従って選択的に接続する複数の第１ト
ランスファゲートと を有する半導体記憶装置において、 前記ロウ・アドレス及びカラム・アドレスが同一ピンか
ら供給され、前記読出しサイクル及び書込みサイクルの
いずれのサイクルにおいても、第１のタイミングで前記
カラム・アドレスを取り込み、前記第１タイミングの後
の第２のタイミングで前記ロウ・アドレスを取り込むこ
とを特徴とする半導体記憶装置。 ２．前記各ビット線には、ビット線プリチャージ期間中
にデータの読出し、書込みを行うためのラッチ型メモリ
セルが第２トランスファゲートを介して接続されている
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。 ３．前記メモリセルがダイナミック型メモリセルである
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296814A JP2694953B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
| US07/275,501 US4943944A (en) | 1987-11-25 | 1988-11-23 | Semiconductor memory using dynamic ram cells |
| KR1019880015584A KR970005283B1 (ko) | 1987-11-25 | 1988-11-25 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296814A JP2694953B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138689A JPH01138689A (ja) | 1989-05-31 |
| JP2694953B2 true JP2694953B2 (ja) | 1997-12-24 |
Family
ID=17838493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296814A Expired - Lifetime JP2694953B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694953B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3061060B2 (ja) * | 1989-09-05 | 2000-07-10 | 株式会社東芝 | マルチポートメモリ |
| JPH0589675A (ja) * | 1991-09-30 | 1993-04-09 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH05101663A (ja) * | 1991-10-08 | 1993-04-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JP4952137B2 (ja) * | 2006-08-17 | 2012-06-13 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165886A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62245593A (ja) * | 1986-04-17 | 1987-10-26 | Sanyo Electric Co Ltd | ダイナミツクメモリのデ−タ書き込み方法 |
-
1987
- 1987-11-25 JP JP62296814A patent/JP2694953B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01138689A (ja) | 1989-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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