KR930010364B1 - 반도체 기억장치의 액세스방법 및 dRAM 시스템 - Google Patents

반도체 기억장치의 액세스방법 및 dRAM 시스템 Download PDF

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KR930010364B1 KR1019880015586A KR880015586A KR930010364B1 KR 930010364 B1 KR930010364 B1 KR 930010364B1 KR 1019880015586 A KR1019880015586 A KR 1019880015586A KR 880015586 A KR880015586 A KR 880015586A KR 930010364 B1 KR930010364 B1 KR 930010364B1
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Abstract

내용 없음.

Description

반도체 기억장치의 액세스방법 및 dRAM 시스템
제1도는 본 발명에 따른 dRAM의 주요부구성을 나타낸 블럭도.
제2도는 제1도에 도시된 실시예에 따라 수행되는 독출 및 기록동작을 설명하기 위한 타이밍챠트.
제3도는 제1도에 도시된 실시예의 구체적인 구성을 나타낸 회로도.
제4도는 제1도에 도시된 dRAM칩의 제어회로도.
제5도는 독출주기동안 제3도의 실시예에 의해 수행되는 동작상태를 설명하기 위한 타이밍챠트.
제6도는 기록주기시 제3도의 실시예에 의해 수행되는 동작상태를 설명하기 위한 타이밍챠트.
제7도는 열선택선디코더의 구성을 나타낸 회로도.
제8a도 및 제8b도는 워드선 구동동작의 예를 설명하기 위한 회로도 및 타이밍챠트.
제9도는 제3도에 도시된 제2전송게이트의 변형예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 감지증폭기 20 : 랫치형 메모리셀
30 : 제1전송게이트 40 : 제2전송게이트
50 : 선충전회로 60 : dRAM칩
70 : 어드레스데이터 셀렉터 80 : CPU
90 : 게이트회로 100 : 앤드게이트
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 파괴독출(breakdown reading)을 위한 다이나믹 메모리셀이 집적화된 다이나믹램(이하, dRAM이라 함)의 액세스방법 및 dRAM시스템에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 반도체 기억장치는 외부로부터 인가되는 제어신호에 응답하여 동작하도록 되어 있는 바, dRAM에서는 상위어드레스 지정신호(upper address designation signal)와, 하위어드레스 지정신호(lower address designation signal), 행액세스신호(
Figure kpo00001
: row access signal), 열액세스신호(
Figure kpo00002
: column access signal) 및, 기록트리거신호(
Figure kpo00003
: write trigger signal)등이 사용되고 있다.
이러한 제어신호는 반도체 기억장치를 보다 양호하게 동작시키기 위해 반도체 기억장치의 사양에 부합된 전압이나 순서, 명령 또는 타이밍의 형태로서 외부 CPU나 또는 기타 다른 장치로부터 입력되게 되는데, 여기서는 상기 제어신호들 가운데 행액세스 스트로브신호(row access strobe) 및 열액세스 스트로브신호(column access strobe)에 대하여 설명한다.
먼저, 행액세스 스트로브신호(이하,
Figure kpo00004
로 칭함)는 반도체 기억장치의 행을 지정하는 모드를 선택하는데 사용되는 것이고, 열액세스 스트로브신호(이하,
Figure kpo00005
로 칭함)는 반도체 기억장치의 열을 지정하는 모드를 선택하는데 사용되는 것으로 독출 및 기록모드에 있어서, 상기
Figure kpo00006
및
Figure kpo00007
신호는 항상 순서에 입각하여 입력되게 된다.
이와 같은 dRAM시스템에 있어서, 종래에는 액세스모드(normal access mode)인 경우 액세스기간이 단축되어도 기록 및 독출주기가 크게 단축되지 않는 다고 하는 문제점이 있었다. 일예로, 노멀액세스모드에서 액세스 기간이 100n초인 1M비트 dRAM인 경우 기록 및 독출주기는 활성(active)시간과 선충전시간이 합이 되기 때문에, 결과적으로 190msec로 되고, 비록 액세스시간이 되어도, 선충전시간이 단축되지 않으면 기록 및 독출주기는 단축되지 않게 된다. 여기서, 선충전시간의 단축이 어려운 것은 dRAM의 대용량화에 맞추어 충전해야 할 비트선 용량을 증가시키기가 어렵고, 또 종래의 시스템에서는 비트선 선충전 및 등화작용이 연속기록되는 액티브시간 동안에 행해지지 못하고,
Figure kpo00008
(행.어드레스.스트로브)가 논리＂0＂으로부터 논리＂1＂로 되는 선충전기간이 되어져야 비로서 행해지기 때문이다.
따라서, 반도체 기억장치를 사용하는 입장에는 반도체 기억장치를 컴퓨터에 장착하는 경우, 액세스기간이 머신싸이클(machine cycle)에 맞출 수 있는지가 특성상 중요한 과제로 된다. 즉, 스태틱 RAM인 경우에 액세스기간과 싸이클기간이 일치하기 때문에, 액세스기간을 단축하는 것이 곧 머신싸이클을 단축시키는 것이 되지만, dRAM인 경우에는 액세스기간을 단축시키는 것만으로 머신싸이클을 단축시킬 수는 없기 때문에, dRAM의 대용량화 및 고속화를 성취함에 있어 상기 싸이클기간의 단축이 중요한 과제로 되고 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 싸이클시간을 단축할 수 있는 반도체 기억장치의 액세스 방법 및 dRAM시스템을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 어드레스 멀티플렉스 시스템의 dRAM에 있어서, 독출주기동안의 행어드레스와 열어드레스의 입력순서를 기록주기동안과 달리함으로써 데이터의 독출후 기록을 수행하는 경우에 한하여 액세스시간을 단축할 수 있도록 된 dRAM의 액세스방법을 제공한다.
또한, 본 발명은 CPU에서 인가되는 행어드레스와 열어드레스를 상위어드레스 및 하위어드레스로 분할함과 더불어, dRAM칩에 시분할되어 공급되는 어드레스데이터 셀렉터와 외부제어신호에 응답해서 상위어드레스 및 하위어드레스가 초기 입력되도록 셀렉터에 지시하는 게이트회로로 구성된 dRAM시스템을 제공한다.
상기한 바와 같은 본 발명에 따른 dRAM을 액세스하는 방법은, 비트선(bit line)과 입출력선 사이에 랫치형 메모리셀을 접속시켜 독출주기동안
Figure kpo00009
가
Figure kpo00010
보다 먼저 ＂1＂에서 ＂0＂으로 되고, 기록주기동안에는 그와 반대로
Figure kpo00011
가
Figure kpo00012
보다 먼저 ＂1＂에서 ＂0＂이 되도록 함으로써, 기록과정에서 워드선(word line) 및 CSL이 인에이블되는 동안 제한받지 않도록 됨으로써 dRAM이 고속으로 기록동작을 할 수 있게 되고, 또 구조가 간단해지게 된다는 잇점이 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명의 실시예에 다른 dRAM의 주요부의 구성을 나타낸 것으로, 다수의 비트선쌍(BLi,
Figure kpo00013
; i=1, 2, 3, …)과 다수의 워드선(MWn; n=1, 2, 3, …)이 반도체 기판상에서 서로 교차되면서 각 교차점에 dRAM셀(MCn; n=1, 2, 3, …)이 배치되어 있다. 여기서, 각 dRAM셀(MCn)은 대응되는 하나의 워드선(MW)에 의해 선택되어 구동됨과 더불어 비트선(BL,
Figure kpo00014
)사이에서 데이터가 교환된다.
그리고, 비트선쌍(BL,
Figure kpo00015
)은 dRAM셀외에 각각 더미워드선(DW1, DW2; dummy word line)에 의해 구동되는 더미셀(DC1, DC2)을 포함한다. 또, 비트선(BL,
Figure kpo00016
)에서 데이터의 독출을 검출하는 비트선 감지증폭기(10; 10-1, 10-2, …)가 비트선(BL,
Figure kpo00017
)의 일단에 연결되어 있다. 도면중 참조부호 50(50-1, 50-2, …)은 비트선(BL,
Figure kpo00018
)을 등화(equalizing) 및 선충전(precharging)시키기 위한 회로(이하, 선충전회로로 칭함)이다. 그리고, 랫치형 메모리셀(20; 20-1, 20-2, …)이 제1전송게이트(30; 30-1, 30-2, …)를 매개로 비트선(BL,
Figure kpo00019
)의 타단에 연결됨과 더불어 제2전송게이트(40; 40-1, 40-2, …)를 매개로 입출력선(I/O,
Figure kpo00020
)에 연결된다.
제2도의 A 내지 D는 제1도에 도시된 구성의 동작을 설명하기 위한 타이밍챠트로서, 독출모드에서는 신호(
Figure kpo00021
및
Figure kpo00022
)가 외부 CPU 또는 제2도의 A, B의 범위 이외로부터 내부 dRAM유니트로 제어신호로서 순서에 따라 인가된다. 여기서,
Figure kpo00023
가 인에이블될 경우, 워드선(MW) 또한 인에이블 되는데, 이때 비트선(BL)의 전압은 감지증폭기에 의해 검출되어 논리레벨(＂1＂ 또는 ＂0＂)이 결정되고, 이에 따라 비트선(BL)이 검출된 논리레벨을 유지함과 더불어 워드선(MW)이 디스에이블된다.
반면, 인에이블된
Figure kpo00024
에 의해 CSL이 인에이블되어 설정된 열(column)이 지정되는데, 이때 데이터의 독출이 개시된다.
이때, 데이터를 유연하게 독출하기 위해서는 신호의 입력타이밍간에 소정의 관계가 유지되어야만 하는 바, 즉 열선(column line)을 선택하기 위한 신호(CSL)가 감지증폭기(SA)의 초기동작이 완료된 후에 인에이블되어야만 한다. 이러한 입력타이밍간의 관계는 종래 dRAM과 동일하다.
종래의 dRAM이 기록모드일 경우 신호(
Figure kpo00025
,
Figure kpo00026
)가 순서에 따라 외부 CPU 등으로부터 입력되는데, 이는 독출모드의 경우에도 동일하고, 워드선(MW)이
Figure kpo00027
에 응답하여 인에이블되고, 비트선(BL)의 전압이 감지증폭기에 의해 검출된다. 이때, 검출된 전압의 논리레벨이 결정되어 비트선(BL)이 검출된 논리레벨을 유지하게 된다. 반면,
Figure kpo00028
는 외부 CPU 등으로부터의 신호에 응답하여 인에이블된 후, CSL도 인에이블됨에 따라 열선을 선택 및 결정하게 된다. 이때, 데이터를 정확히 기록하기 위해서는 워드선(MW)이 상기한 바와 같이 감지증폭기가 초기화된 후에 디스에이블되어야 하는데, 그 순서가 바뀌면, 정상적인 기록동작이 이루어지지 않게 된다.
그러나,
Figure kpo00029
가
Figure kpo00030
이전에 인에이블되면, 시간 tRCD(즉,
Figure kpo00031
와
Figure kpo00032
의 인에이블간의 시간주기)는 랫치형 메모리셀이 비트선과 입출력선간에 각각 연결될 경우에 더욱 길어지기 때문에,
Figure kpo00033
가 활성상태를 유지하는 동안 비트선이 선충전되게 된다. 만일, 시간 tRCD가 더 길어지게 되며, 워드선(MW)은 CSL이 인에이블되기 전에 차단되게 되며, 결국
Figure kpo00034
및
Figure kpo00035
의 발생타이밍이 제한되게 된다.
반면, CSL이 인에이블된 후에 워드선을 차단하는 게이트가 이루어질 경우, 충분한, 게이팅 마진이 요구되어 결과적으로 데이터의 고속기록이 어려워지게 된다. 더욱이, 상기와 같은 방법으로 게이트동작이 이루어질 경우, 워드선(MW)의 인에이블주기가 지연되는 만큼
Figure kpo00036
의 상승(rising)을 지연시킬 필요가 있게 된다.
따라서, 본 발명에 있어서는 종래 dRAM의 기록모드에서의
Figure kpo00037
및
Figure kpo00038
의 입력순서를 독출모드에서 반대로 이루어지도록 함으로써 감지증폭기 및 CSL의 활성주기의 반전에 기인한 비정상적 기록동작을 방지하게 된다. 따라서,
Figure kpo00039
및
Figure kpo00040
의 주기는 자유롭게 세트될 수 있게 되어 기록모드동안 안정된 동작이 실현되게 된다.
제3도는 제1도에 도시된 dRAM의 구조를 상세히 나타낸 것으로, 제3도에서 dRAM(MC)과 더미셀(DC)은 각각 잘 알려진 MOS트랜지스터 및 캐패시터를 포함한다. 각 캐패시터의 기준전압단은 기판공급전원(VPL)에 접속되며, 더미셀(DC1, DC2)는 n-채널 MOS트랜지스터쌍(Q9, Q10)을 포함한다. 또, 비트선감지증폭기(10)는 n-채널 MOS트랜지스터쌍(Q4, Q5)을 포함하는 플립플롭과, p-채널 MOS트랜지스터쌍(Q6, Q7)을 포함하는 플립플롭으로 구성된다. 인에이블신호(øSE,
Figure kpo00041
)는 각 쌍의 공통소오스에 인가된다. 선충전회로(50)는 각 게이트가 공통적으로 등화신호(EQL1)를 수신하는 3개의 n-채널 MOS트랜지스터(Q1, Q2, Q3)로 구성된다. 여기서, 참조부호 Q1, Q2는 선충전 트랜지스터를 나타내는 바, 상기 트랜지스터(Q1, Q2)의 소오스는 각각 비트선(BL,
Figure kpo00042
)에 접속되고, 드레인은 공통적으로 선충전 공급전원(VEL)에 각각 접속된다. 그리고 등화용 MOS트랜지스터(Q3)의 소오스 및 드레인은 비트선(BL,
Figure kpo00043
)에 각각 접속된다.
한편, 랫치형 메모리셀(20)은 n-채널 MOS트랜지스터쌍(Q18, Q19)을 포함하는 플립플롭과, p-채널 MOS트랜지스터쌍(Q21, Q22)을 포함하는 플립플롭으로 구성되고, 이들 각 트랜지스터쌍(Q18, Q19), (Q21, Q22)의 소오스는 랫치클럭(øCE,
Figure kpo00044
)을 수신한다. 여기서, 참조부호 Q20은 등화용의 n-채널 MOS트랜지스터를 나타낸다. 이와 같은 랫치형 메모리셀(20)의 노드(A,
Figure kpo00045
)는 제1전송게이트(30)에 포함된 n채널 MOS트랜지스터(Q16, Q17)를 통해 비트선(BL,
Figure kpo00046
)에 각각 연결됨과 더불어 제2전송게이트(40)에 포함된 n-채널 MOS트랜지스터(Q23, Q24)를 통해 입출력선(I/O,
Figure kpo00047
)에 각각 접속되고, 상기 제1전송게이트(30)는 클럭(øT)에 의해서 제어되면서, 제2전송게이트(40)는 열어드레스에 의해 선택된 열선택선(CSL)에 접속된다.
제4도는 상기 실시예의 dRAM에서 기록주기동안으로부터 독출주기동안의 행 및 열어드레스의 입력순서를 달리하기 위한 dRAM칩 외부에 구성된 외부제어회로를 도시한 것으로, dRAM칩(60)과 CPU(80) 사이에 어드레스멀티플렉싱용 어드레스 데이터 셀렉터(70)가 설치되어 있는데, 이 어드레스 데이터 셀렉터(70)는 상위 n 비트가 열어드레스로 정의되고, 하위 n 비트가 행어드레스로 정의되도록 입력행 및 열어드레스를 멀티플렉스한다. 이때 멀티플렉스된 어드레스는 dRAM칩(60)의 어드레스단에 공급된다. 상기 어드레스 데이터 셀렉터(70)는 상위열어드레스와 하위행어드레스중 먼저 출력되는어드레스를 선택하는 선택제어수단(SELECT)을 포함한다.
또한, 게이트회로(90)가
Figure kpo00048
와
Figure kpo00049
및 트리거신호(
Figure kpo00050
)의 조합에 대응되어 ＂0＂ 또는 ＂1＂을 공급하도록 구성되어 있다.
먼저,
Figure kpo00051
와
Figure kpo00052
및
Figure kpo00053
모두가 ＂1＂레벨로 세트된다. 그리고,
Figure kpo00054
가 ＂0＂레벨로 세트될 경우, 제어신호 ＂1＂이 게이트회로(90)로부터 제어단(SELECT)으로 출력되고, 그에 따라 행어드레스가 열어드레스에 앞서서 어드레스 데이터 셀렉터(70)로부터 출력된다. 그후,
Figure kpo00055
가 ＂0＂으로 세트될 경우 제어신호가 ＂1＂로 되면서 열어드레스가 출력되는데, 이러한 동작은 독출주기동안에 이루어지게 된다.
그리고, 기록주기동안에는
Figure kpo00056
에 앞서서
Figure kpo00057
와
Figure kpo00058
가 ＂0＂으로 되고, 게이트회로(90)로부터 제어신호 ＂0＂에 응답하여 행어드레스에 앞서서 열어드레스가 출력된다. 그후
Figure kpo00059
가 ＂0＂으로 될 경우 제어신호가 ＂1＂로 세트됨으로써 행어드레스가 출력되게 된다.
한편, 제4도에 있어서, dRAM칩의 입력어드레스에 세트업시간을 공급하기 위해
Figure kpo00060
및
Figure kpo00061
의 입력단부분에 지연회로(D1, D2)가 구성되어 있다.
다음에, 제5도의 A 내지 W를 참조하여 상기한 dRAM의 독출주기동안의 동작을 설명한다. 도면중 제5도의 A 내지 N은 비트선을 (1/2)VDD로 선충전시키는 시스템에서 비트선을 선충전시키는 동안 랫치형 메모리셀의 데이터가 입출력선으로 전송될 경우의 신호파형도를 나타낸 것이다. 먼저 비트선 등화신호[EQL1; 제5도의 M]의 레벨이 VDD로 셋트되고, 비트선 선충전공급전원(VBL; 도시되지 않음)이 (1/2)VDD로 셋트됨으로써 비트선(BL,
Figure kpo00062
; 제5도(P) 및 제5도(Q))이 모두 (1/2)VDD로 선충전된다. 여기서, i번째 비트선쌍(BLi,
Figure kpo00063
)에서 VDD(논리＂1＂)가 dRAM셀(MC1)의 캐패시터의 노드(N1; 제5도의 V)에 기록되는 것으로 가정하고, 또 더미셀(DC2; 제5도의 W)의 캐패시터의 노드(N3)가 기록공급전원(VDS)에 의해 (1/2)VDD의 레벨로 초기화되는 것으로 가정한다.
클럭(
Figure kpo00064
; 제5도의 A)이 논리＂1＂(VIH)에서 논리＂0＂(VIL)으로 세트되어 인에이블될 경우, 등화신호(EQL1; 제5도의 M)는 VDD에서 VSS로 감소되어 비트선(BL,
Figure kpo00065
)이 분리된다. 더욱이, 등화신호(EQL2; 제5도의 N)는 VDD에서 VSS로 감소되어 더미셀의 메모리노드가 부유상태(floating stage)로 세트된다.
예컨대, 워드선(MW1; 제5도의 E)이 선택되고, 이 워드선의 레벨과 더미워드선(DW2; 제5도의 F)의 레벨이 VSS에서 3/2VDD로 상승하게 되면, dRAM셀(MC1) 및 더미셀(DC2)의 내용이 비트선(BL,
Figure kpo00066
; 제5도의 P 및 Q)을 통해 각각 독출된다. 이와 같이 랫치형 메모리셀(20)의 등화신호(EQL3; 제5도의 O)는 독출직전에 VDD에서 VSS로 감소된다. 이어서, n-채널 활성화신호(
Figure kpo00067
; 제5도의 I)가 1/2VDD에서 VSS레벨로 되고, p-채널측 활성화신호(øSE; 제5도의 H)가 1/2VDD에서 VDD레벨로 상승됨으로써 논리＂1＂의 데이터가 독출되는 측에서의 비트선(BL; 제5도의 P)이 VDD로 증가하게 되고, 더미셀(DC2)의 데이터가 독출되는 비트선(
Figure kpo00068
; 제5도의 Q)이 VSS로 감소되게 된다.
한편, 클럭신호(øT; 제5도의 J)가 VSS에서 VDD로 바뀌어 제1전송게이트(30)가 턴온된다. 그리고, 랫치신호(øCE,
Figure kpo00069
; 제5도의 K), 제5도의 L)가 1/2VDD에서 각각 VDD 및 VSS로 각각 바뀔 경우, 비트선(BL,
Figure kpo00070
; 제5도의 P, Q)의 내용이 랫치형 메모리셀(20)의 노드(A,
Figure kpo00071
; 제5도의 R, S)로 전송된다.
따라서, 비트선(BL,
Figure kpo00072
)의 데이터가 랫치형 메모리셀(20)로 전송될 경우, dRAM칩 외부의 기록용 트리거신호(
Figure kpo00073
; 도시되지 않았음)가 독출모드에서 논리＂1＂로 세트되면, 비트선의 선충전이 자동적으로 개시되게 된다.
이하, 상기 동작에 대해 상세히 설명한다.
선택된 독출 메모리셀(MC1)이 충분히 재저장(재기록)된 후, 선택워드선(MW1; 제5도의 E) 및 더미워드선(DW2; 제5도의 F)이 3/2VDD에서 VSS로 감소되어 선택되지 않게 되고, 그 후 클럭신호(øT; 제5도의 J)이 VDD에서 VSS로 감소되어 랫치형 메모리셀(20)이 비트선(BL,
Figure kpo00074
)으로부터 분리된다. 또, 비트선등화신호(EQL1; 제5도의 M)가 VSS에서 VDD로 증가되어 선충전회로(50)가 동작함으로써 비트선을 선충전하게 된다. 이때 CAS 클럭신호(제5도의 B)가 논리＂1＂에서 논리＂0＂으로 된다. 따라서, i번째 열이 선택되면, 열선택선(CSLi; 제5도의 G)의 레벨이 VSS에서 VDD 또는 3/2VDD로 상승한다. 그리고, 제2전송게이트(40)가 턴온되고, 랫치형 메모리셀(20)의 노드(A,
Figure kpo00075
; 제5도의 R, S)가 입출력선(I/O,
Figure kpo00076
)에 각각 접속되게 된다. 이러한 경우 입출력선(I/O; 제5도의 T)은 VDD레벨을 유지하게 되고, 입출력선(
Figure kpo00077
; 제5도의 V)은 VDD에서 VSS로 감소되어 출력단(DOUT)으로부터 논리＂1＂이 출력된다.
상기한 실시예에 다르면, 비트선에 랫치형 메모리셀을 배치함으로써 독출데이터를 일시적으로 저장할 수 있게 되어
Figure kpo00078
가 인에이블될 때 비트선을 선충전할 수 있게 된다.
제6도의 A 내지 Y는 기록주기동안의 동작을 설명하기 위한 신호파형도를 나타낸 것으로, 기록주기동안에
Figure kpo00079
(제6도의 B)가
Figure kpo00080
(제6도의 A)보다 선행하여 ＂1＂에서 ＂0＂으로 되고, 동시에 기록트리거신호(
Figure kpo00081
; 제6도의 C)가 ＂0＂(활성상태)으로 됨에 따라 열어드레스가 행어드레스에 선행하여 dRAM칩에 입력된다. 즉, i번째의 열어드레스가 선택되면, 열선택선(CSLi; 제6도의 I)이 이 시점에서 인에이블되지 않게 되지만, 상기 열어드레스는 열선택선을 선택하기 위해 열디코더에 의해 랫치되게 된다.
제7도는 열디코더의 주요 부분을 나타낸 것으로,
Figure kpo00082
가
Figure kpo00083
에 선행하여 ＂0＂이 되고
Figure kpo00084
가 ＂0＂이 될 경우, 앤드게이트(100)의 제1및 제2입력단이 모두 ＂1＂로 됨으로써 AND게이트(100)가 인에이블 상태로 되며, 열어드레스(ACi)가 dRAM칩에 입력되어 열어드레스버퍼로부터 출력된다. 이 열어드레스(ACi)가 제3입력으로서 앤드게이트(100)에 인가됨으로써 상기 앤드게이트(100)가 인에이블되며 열어드레스(ACi)가 인버터를 통해 CSLi로서 출력되게 된다.
그리고, 기록시스템회로(도시되지 않았음)가 동작하고, 이때 데이터입력버퍼가 동작함으로써, 입출력선(I/O,
Figure kpo00085
)의 감지증폭기가 인에이블된다. 예컨대, 입력데이터가 ＂0＂으로 세트되면, I/O(제6도의 V)는 VDD에서 VDD로 감소되고,
Figure kpo00086
(제6도의 W)는 VDD를 유지하게 된다.
제6도의 A 내지 C에 도시된 바와 같이
Figure kpo00087
및
Figure kpo00088
가 각각 ＂1＂에서 ＂0＂으로 된 다음
Figure kpo00089
가 ＂1＂에서 ＂0＂으로 될 경우, 제6도의 O 내지 Q에 도시된 등화신호(EQL1~EQL3)는 VDD에서 VSS로 감소되고 비트선(BLi,
Figure kpo00090
; (제6도의 R, S)과 랫치형 메모리셀의 노드(Ai,
Figure kpo00091
; 제6도의 T, V)는 부유상태에서 1/2VDD레벨로 세트된다. 워드선(MW1; 제6도의 G)가 더미워드선(DW2; 제6도의 H)의 레벨이 입력되는 행어드레스(제6도의 D)에 응답하여 VSS에서 (3/2)VDD로 증가하게 된다. 이와 동시에 열선택선(CSLi; 제6도의 I)이 열디코더[제7도의 앤드게이트(100)]에 이미 입력되어져 있는 열어드레스(ACi)에 응답하여 VSS에서 VDD로 증가되고, 클럭(øT; 제6도의 L) 또한 VSS에서 VDD로 증가됨으로써 제1및 제2전송게이트(30, 40)가 턴온되어 비트선(BLi,
Figure kpo00092
)이 입출력선(I/O,
Figure kpo00093
)에 각각 접속되게 된다.
이어, n-채널측 감지증폭기 인에이블신호(
Figure kpo00094
; 제6도의 K) 및 메모리셀 랫치신호(
Figure kpo00095
; 제6도의 N)가 동시에 1/2VDD에서 VSS로 감소되고 p-채널측 감지증폭기의 인에이블신호(øSE; 제6도의 J) 및 기억소자의 랫치신호(øCE; 제6도의 M)가 동시에 1/2VDD에서 VDD로 증가되어 선택된 메모리셀에 데이터가 기록됨과 더불어 워드선(MN)에 연결된 비선택 메모리셀이 재저장된다.
특히, 선택된 dRAM셀(MC1)의 노드(N1) 및 데미셀(DC2)의 노드(N2)가 비트선(BLi,
Figure kpo00096
)에 각각 연결됨으로써 노드(N1; 제6도의 X)가 VDD에서 VSS로 감소되어 비트선(BLi)의 dRAM셀(MC1)에 논리＂0＂이 기록된다. 따라서, 노드(N3; 제6도의 R)가 (1/2)VDD에서 VSS로 증가된다. 그리고, 비선택메모리셀이 충분히 재저장(리프레시)된 후, 워드선(MW1; 제6도의 G) 및 더미워드선(DW2; 제6도의 H)이 (3/2)VDD에서 VSS로 감소되어 이와 같은 선들이 선택되지 않게 된다. 이와 동시에 클럭(øT; 제6도의 L)이 VDD에서 VSS로 감소되어 랫치형 메모리셀(20)이 비트선(BL,
Figure kpo00097
)으로부터 분리됨으로써 비트선등화신호(EQL1; 제6도의 O)가 VSS에서 VDD로 증가되어 비트선의 선충전이 개시된다. 동시에 등화신호(EQL2; 제6도의 P)가 VSS에서 VDD로 증가되어 더미셀(DC1, DC2)에 (1/2)VDD의 초기화 레벨이 기록되게 된다.
한편, 기록트리거신호(
Figure kpo00098
; 제6도의 C)가 ＂0＂에서 ＂1＂로 복귀할 경우, 기록시스템회로의 동작이 정지되어 독출시스템회로의 동작이 개시되고, 데이터출력버퍼(도시되지 않았음)로부터 i번째 랫치형 메모리셀(20)의 데이타가 출력되게 된다. 이 경우 논리레벨＂0＂이 기록됨으로써 ＂0＂이 출력되게 된다.
Figure kpo00099
(제6도의 B)가 ＂0＂에서 ＂1＂로 되면 데이터출력버퍼 및 입출력선이 리셋트되지만, 랫치형 메모리셀(20)은 리셋트되지 않게 된다.
마지막으로
Figure kpo00100
(제6도의 A)가 ＂0＂에서 ＂1＂로 복귀될 경우, 등화신호(EQL3; 제6도의 Q)가 VDD로 증가됨으로써 래칫형 메모리셀이 리셋트된다.
제8a도 및 제8b도는 각각 워드선구동회로 및 그 동작타이밍을 도시한 것으로,
Figure kpo00101
가 ＂1＂에서 ＂0＂으로 된 후 주기(τ2)동안에는 워드선이 논리＂1＂을 유지하여 자동적으로 디스에이블된다.
상기와 같이 각 비트선쌍(BL,
Figure kpo00102
)에 대해 래칫형 메모리셀(20)을 배치한 제3도 및 제4도에 도시된 실시예에 따르면,
Figure kpo00103
가 인에이블될 때 선충전될 수 있게 되고, 열선택선이
Figure kpo00104
에 응답하여 선택되어 감지데이터가 외부로 출력됨으로써 데이터가 독출되게 된다.
기록사이클동안
Figure kpo00105
가
Figure kpo00106
에 선행해서 입력되어 기록회로시스템 입출력선(I/Q,
Figure kpo00107
)에 데이터를 수신하도록 동작된다.
Figure kpo00108
에 응답하여 비트선 감지증폭기가 동작되어 데이터가 기록됨과 더불어 빈선택선이 재정된다. 그후, 독출주기동안에는 동일한 방법으로
Figure kpo00109
가 인에이블될 경우 비트선이 선충전될 수 있게 된다.
다음에 상기한 본 발명의 효과에 대해 설명한다.
본 실시예에 있어서, 기록사이클동안에는
Figure kpo00110
가
Figure kpo00111
보다 선행해서 입력됨으로써 열선택선(CSL)이 인에이블된 후 워드선이 턴오프될 때까지 충분한 시간 마진을 얻을 수 있게 됨으로써 독출사이클동안에서와 같이 기록사이클동안에도
Figure kpo00112
에 응답하여 사이클시간이 실질적으로 결정된다.
그리고,
Figure kpo00113
의 인에이블시간이
Figure kpo00114
의 인에이블시간에 의해 영향을 받지 않게 되어 dRAM의 고속기록동작을 확보함과 더불어 설계를 용이하게 할 수 있게 된다.
한편, 기록트리거신호(
Figure kpo00115
)가 ＂0＂에서 ＂1＂로 복귀될 때,
Figure kpo00116
가 논리＂0＂의 상태에서
Figure kpo00117
가 토글되어 열어드레스가 입력된다. 이때 래칫형 메모리셀의 데이터가 랜덤하게 독출될 수 있게 된다. 열어드레스가 입력되지 않으면서
Figure kpo00118
만 토글되어도 데이터가 직렬로 독출될 수 있게 된다.
본 발명은 상기한 실시예에 한정되지 않는다.
예컨대, 제9도에 나타낸 바와 같이 상기 실시예에서 제2전송게이트(40)에다 n-채널 MOS트랜지스터(Q25, Q26)를 부가할 수 있고, 트랜지스터(Q25, Q26)의 게이트는 독출 및 기록사이클동안 워드선이 선택된 실질적으로 동일한 시간에 인에이블되는 클럭(
Figure kpo00119
W)에 의해 구동될 수 있기 때문에
Figure kpo00120
가
Figure kpo00121
에 선행하여 ＂0＂으로 셋트되는 기록주기동안, 열어드레스가 dRAM칩에 입력되게 되면 즉시 선택된 열선택선(CSL)이 VSS에서 VDD 또는 (3/2)VDD로 증가될 수 있게 된다.
또한 제1도에 도시된 실시예에 따르면, 래칫형 메모리셀이 비트선에 각각 배치되어 기록사이클동안의 어드레스 입력순서가 독출사이클동안에 대해 역으로 됨으로써 사이클시간이 짧아지게 된다. 상기한 래칫형 메모리셀이 없는 종래의 dRAM구조에 비해 기록사이클동안 행 및 열어드레스의 입력순서를 독출주기와 달리해 줄 수 있게 된다.
더욱이, 본 발명은 그 요지를 벗어나지 않는 범위내에서 실시예를 여러가지로 변형해서 실시할 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 데이터의 독출후에 기록을 수행하는 경우에 한하여 액세스시간을 대폭적으로 단출할 수 있게 된다.

Claims (10)

  1. 집적화된 메모리셀 어레이로서 배열된 랜덤액세스가 가능한 메모리셀 어레이(MCn)와, 이 메모리셀 어레이(MCn)의 각각과 데이터를 교환하기 위한 다수의 비트선(BL,
    Figure kpo00122
    ) 및, 이 비트선(BL,
    Figure kpo00123
    )과 교차하는 다수의 워드선(MW)을 포함하여 어드레스멀티플렉스 시스템이 이루어지고, 이 어드레스멀티플렉서 시스템이 상기 비트선중 하나를 선택하기 위한 열어드레스와 상기 워드선중 하나를 선택하기 위한 행어드레스를 하나의 회로로부터 인가받도록 된 반도체 기억장치의 액세스방법에 있어서, 상기 비트선(BL,
    Figure kpo00124
    )이 전송게이트를 매개로 래칫형 메모리셀(20-1, 20-2, …, 20-i)에 연결되어, 독출사이클동안에는 행어드레스 스트로브가 열어드레스 스트로브에 선행해서 인에이블됨으로써 행어드레스가 열어드레스에 선행하여 반도체 기억장치에 입력되고, 기록사이클동안에는 열어드레스 스트로브가 행어드레스 스트로브에 선행해서 인에이블됨으로써 상기 열어드레스가 행어드레스에 선행하여 반도체 기억장치에 입력됨에 따라 데이터의 독출후 기록을 수행하는 경우에 한하여 액세스시간을 단출할 수 있도록 된 것을 특징으로 하는 반도체 기억장치의 액세스방법.
  2. 제1항에 있어서, 독출사이클동안 행어드레스 스트로브가 인에이블될 경우, 행어드레스에 응답하여 워드선(MW)중 하나의 선택과, 상기 메모리셀 중 하나로부터의 데이터의 독출, 상기 비트선(BL,
    Figure kpo00125
    )에서 독출된 데이터의 래칫형 메모리셀(20-1, 20-2, …, 20-i)로의 전송, 상기 전송게이트가 턴-오프될 경우 상기 비트선(BL,
    Figure kpo00126
    )에서 독출된 데이터의 상기 메모리셀로의 재저장, 선택됨 워드선의 리셋팅 및, 상기 비트선(BL,
    Figure kpo00127
    )의 선충전이 수행되고, 상기 열어드레스 스트로브가 인에이블될 경우, 상기 비트선(BL,
    Figure kpo00128
    )의 선충전 여부와 관계없이 열선택선(CSLi)이 열어드레스에 응답하여 선택됨과 더불어 상기 래칫형 메모리셀(20-1, 20-2, …, 20-i)에 저장된 데이터가 입출력선(I/O,
    Figure kpo00129
    )을 통해 독출되도록 된 것을 특징으로 하는 반도체 기억장치의 액세스방법.
  3. 제1항에 있어서, 기록사이클동안 상기 열어드레스 스트로브와 기록트리거신호가 인에이블될 경우 열어드레스가 칩에 입력되고, 상기 행어드레스 스트로브가 인에이블될 경우, 행어드레스에 응답해서 상기 워드선이 선택됨과 동시에 상기 열선이 선택되며, 상기 입출력선(I/O,
    Figure kpo00130
    )이 래칫형 메모리셀을 통해 상기 비트선(BL,
    Figure kpo00131
    )에 연결되고, 상기 비트선(BL,
    Figure kpo00132
    )에 연결된 감지증폭기(10-i)가 인에이블될 경우, 선택된 메모리셀이 기록되어지는 한편 비선택된 메모리셀이 저장되어 상기 비트선(BL,
    Figure kpo00133
    )이 상기 메모리셀과 래칫형 메모리셀(20-1, 20-2, …, 20-i)로부터 분리되어 선충전되도록 된 것을 특징으로 하는 반도체 기억장치의 액세스방법.
  4. 단일핀으로부터 열 및 행어드레스를 인가받으면서 집적화된 메모리셀 어레이로서 배열된 램덤액세스가 가능한 메모리셀 어레이(MCn)와, 이 메모리셀 어레이(MCn)의 각각과 데이터를 교환하기 위한 다수의 비트선(BL,
    Figure kpo00134
    ) 및, 이 비트선(BL,
    Figure kpo00135
    )과 교차하는 다수의 워드선(MW)을 포함하여 어드레스멀티플렉스 시스템의 dRAM칩(60)과, 외부장치로부터 출력되는 행어드레스 및 열어드레스를 상위어드레스와 하위어드레스로 분리해서 시분할적으로 출력하는 어드레스데이터 셀렉터(70) 및, 외부 제어신호에 응답해서 상위어드레스 및 하위어드레스중 어느 것을 먼저 출력시키는가를 상기 어드레스데이터 셀렉터(70)에 지시하는 게이트회로수단(90)을 구비하여 구성되고, 상기 dRAM의 각 비트선에 전송게이트를 매개로 래칫형 메모리셀(20-i)이 연결되며, 상위어드레스는 워드선을 선택하기 위한 행어드레스임과 더불어 상기 하위어드레스는 비트선을 선택하기 위한 열어드레스이고, 상기 제어신호는 기록트리거신호를 포함하며, 독출사이클동안 상기 기록트리거신호가 제1논리레벨로 셋트될 경우 상기 어드레스데이터 셀렉터(70)로부터 행어드레스 데이터와 열어드레스 데이터가 순차적으로 출력되고, 기록사이클동안 상기 기록트리거신호가 제2논리레벨로 셋트될 경우 상기 어드레스데이터 셀렉터(70)로부터 열어드레스 데이터와 행어드레스 데이터가 순차적으로 출력됨에 따라 데이터의 독출후 기록을 수행하는 경우에 한하여 액세스시간을 단축할 수 있도록 된 것을 특징으로 하는 dRAM시스템.
  5. 제4항에 있어서, 상기 어드레스데이터 셀렉터(70)는 외부장치로부터 출력되는 행어드레스 및 열어드레스를 상위어드레스 및 하위어드레스로 분리해서 시분할적으로 출력시키도록 된 것을 특징으로 하는 dRAM시스템.
  6. 제4항에 있어서, 상기 외부장치는 CPU를 포함하고, 제어신호는 행어드레스 스트로브신호와 열어드레스 스트로브신호 및 기록인에이블신호를 포함하면서 이들 신호가 dRAM칩(60) 및 게이트회로수단(90)에 입력되며, 상위어드레스 및 하위어드레스가 상기 신호에 응답하여 어드레스데이터 셀렉터(70)에 입력되는 것을 특징으로 하는 dRAM시스템.
  7. 제4항에 있어서, 상위어드레스 및 하위어드레스중 어느 하나가 먼저 출력되도록 외부장치로부터 출력되는 기록인에이블신호에 응답해서 상기 게이트회로수단(90)과 상기 어드레스데이터 셀렉터(70)에 지시되어 지는 것을 특징으로 하는 dRAM시스템.
  8. 제4항에 있어서, 상기 dRAM칩이, 랜덤액세스가 가능한 메모리셀(MCn)과, 상기 비트선(BL,
    Figure kpo00136
    )으로부터 독출되는 데이터를 검출하기 위한 비트선 감지증폭기(10-1, 10-2, …, 10-i), 상기 행어드레스 스트로브신호가 인에이블될 경우 상기 비트선(BL,
    Figure kpo00137
    )을 선충전시키기 위해 독출데이터를 일시적으로 저장하는 래칫형 메모리셀(20-1, 20-2, …, 20-i), 이 래칫형 메모리셀(20-1, 20-2, …, 20-i)과 상기 비트선(BL,
    Figure kpo00138
    )사이에 설치되어 신호의 통과 및 정지를 제어하는 제1전송게이트(30-1, 30-2, …, 30-i) 및, 상기 래칫형 메모리셀(20-1, 20-2, …, 20-i)과 입출력회로 사이에 설치되어 신호의 통과 및 정지를 제어하는 제2전송게이트(40-1, 40-2, …, 40-i)를 구비하여 구성된 것을 특징으로 하는 dRAM시스템.
  9. 제4항에 있어서, 상기 비트선이, 한쌍을 단위로 하는 다수의 비트선쌍(BL1,
    Figure kpo00139
    , …, BLi,
    Figure kpo00140
    )을 포함하면서, 상기 비트선쌍(BL1,
    Figure kpo00141
    , …, BLi,
    Figure kpo00142
    )의 전위차를 검출하기 위해 상기 비트선쌍(BL1,
    Figure kpo00143
    , …, BLi,
    Figure kpo00144
    )에 연결된 상기 감지증폭기(10-1, 10-2, …, 10-i)앞에 상기 비트선쌍(BL1,
    Figure kpo00145
    , …, BLi,
    Figure kpo00146
    )의 전압을 실질적으로 등화시키기 위한 등화회로(50-1, 50-2, …, 50-i)를 구비하여 구성된 것을 특징으로 하는 dRAM시스템.
  10. 제4항에 있어서, 더미셀(DW1, DW2)이 상기 비트선(BL,
    Figure kpo00147
    )에 연결된 것을 특징으로 하는 dRAM시스템.
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