KR890004475B1 - 반도체 장치 - Google Patents

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KR890004475B1
KR890004475B1 KR1019850005080A KR850005080A KR890004475B1 KR 890004475 B1 KR890004475 B1 KR 890004475B1 KR 1019850005080 A KR1019850005080 A KR 1019850005080A KR 850005080 A KR850005080 A KR 850005080A KR 890004475 B1 KR890004475 B1 KR 890004475B1
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KR
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memory cell
sensing
bit line
circuit
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KR1019850005080A
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다까야수 사꾸라이
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가부시끼가이샤 도오시바
사바 쇼오이찌
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor

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Abstract

내용 없음.

Description

반도체 장치
제1도는 본 발명의 일실시예에 따른 반도체 장치의 일부를 나타내는 구성도.
제2도는 제1도의 일부분을 구체화시킨 예를 나타내는 회로도.
제3도는 본 발명의 제1도에 도시된 일실시예의 타이밍챠트를 나타내는 도면.
제4도는 본 발명의 다른 실시예에 따른 반도체장치의 일부를 나타내는 구성도.
제5도는 본 발명의 또 다른 실시예에 따른 반도체장치의 일부를 나타내는 구성도.
제6도는 제5도에 나타난 실시예에 있어서 메모리 데이터의 출력상태를 나타내는 타이밍챠트.
제7도는 종래, 반도체장치의 일부를 나타내는 구성도.
제8도는 제7도의 반도체장치에서의 통상적인 동작과 리프레쉬동작과의 시간관계를 나타내는 타이밍챠트.
제9도는 제7도의 메모리에서의 동작예를 나타낸 타이밍차트.
제10도는 메모리에 의해서 통상적인 동작과 리프레쉬 동작이 1주기 내에서 시분할로 실시되는 동작의 일예를 나타내는 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 버퍼 2 : 리프레쉬 어드레스 발생기
3 : 멀티플렉스 4 : 출력회로
5 : BL11~BL14,
Figure kpo00001
,SA11,SA12,SA21,SA22: 감지증폭기
6 : LA11,LA12,LA21,LA22,LA11',LA12,'LA21',LA22' : 래치회로
7 : S11~S14,S21~S24,2S11,2S12,2S212S,22,2S1,2S2,2S11',2S12',2S21',2S22'
: 스위치회로
8 : CB: 비트선의 용량 9 : CR: 행 디코덩선의 용량
10 : DWL1: 더미 워드선 11 : Mc1,Mc2,Mc3,Mc4: 메모리셀
12 : RD1,RD2,RD3,RD4: 행 디코더 13 : WL1,WL2,WL3,WL4: 워드선
14 : DMC1,DMC2: 다이내믹 메모리셀 15 : QB,
Figure kpo00002
: 비트선 선택용 트랜지스터
본 발명은 반도체장치에 관한 것으로, 특히 감지증폭기에 의한 비트선전위 감지동작의 고속화를 꾀하고 주기시간이 짧아도 1주기 중에 2회 이상 감지증폭기를 구동시킬 수 있도록 한 반도체 장치에 관한 것이다.
종래의 반도체 장치는 다음과 같은 구조로서 동작하게 되어 있는바, 즉, 제7도는 종래의 다이내믹형램(Random access memory)의 대표적인 구성예의 일부를 나타낸 것으로, 도면부호 1은 어드레스 신호가 입력되는 입력 어드레스 버퍼, 도면부호 2는 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 발생기, 도면부호 3은 어드레스 멀티플렉서이고, 그 나머지 LR은 행 디코더선, RD1, RD2, RD3, RD4…는 행디코더, WL1, WL2, WL3, WL4…는 워드선, MC1, MC2, MC3, MC4…는 메모리셀, BL,
Figure kpo00003
은 비트선, DMC1, DMC2는 다이내믹 메로리셀, DWL1, DWL2는 더미 워드선, SA는 감지증폭기, LS는 감지래치 제어신호선, SE는 감지신호, QB,
Figure kpo00004
는 열디코디(CD)출력에 의해 제어된 비트선 선택용 트랜지스터, DL,
Figure kpo00005
은 데이터선 4는 출력회로, CB는 비트선의 용량, CR은 행 디코더선의 용량을 나타내는 것이다.
상기 메모리셀 MC1…은 각각 한개의 캐패시터(CS)와 한개의 트랜지스터 게이트(Q)등으로 이루어 있으면서, 캐패시터(Cs)에 전하의 축적여부에 따라 정보 "0", "1"을 기억하도록 되어 있는 것이다. 그런데 상기 캐패시터(Cs)에 축적된 전하는 누설등에 의해 시간이 지남에 따라 감소되어지는 것이 통상적이기 때문에 축전전하가 완전히 소실되기 전에 한번 독출(READ)한 다음 다시 기록(WRITE)시킴에 따라 또 다시 전하를 축적시키는 동작이 필요하게 되며, (이러한 동작을 리프레쉬라 칭한다), 일반적으로 다이내믹 램에서는 상기 리프레쉬 동작이 필요하게 되는바, 이는 예를 들어 256K 비트의 다이내믹 램에서 4ms에 반드시 1회씩 모든 메모리셀을 리플레쉬하여야만 한다는 제약이 따르게 되는 단점이 있었다.
제8도는 리프레쉬 동작을 안정적으로 행하도록 구성된 메모리에서의 동작순서를 나타낸 것으로, 리프레쉬기간에는 통상의 기록·독출 동작은 불가능하다. 왜나햐면 어떤 메모리셀(MC1)을 리프레쉬하고 있을때 메모리셀(MC1)의 동작에 사용되고 있는 비트선( BL,
Figure kpo00006
)에 접속되어 있는 다른 메모리셀의 데이터를 독출할 수 없기 때문이다.
따라서, RAM을 이용한 컴퓨터-시스템에 있어서 RAM이 리프레쉬를 행하고 있는 기간에 RAM을 액세스하고 싶을 때에도 RAM을 사용할 수 없기 때문에 리프레쉬 기간은 RAM의 액세스를 기다려야만 하며, 등가적으로 RAM의 액세스 시간이 길어지고, 이것은 고속화를 꾀하는데 있어서 지장을 가져오기 때문에 문제가 되었다.
여기에서 다이내믹 램의 동작에 관해 제9도에 나타낸 타이밍 챠트를 참고하여 간단히 설명하면 다음과 같다. 어드레신호 입력이 변화하든지 또는 칩 이네이블 신호(도시하지 않음)가 입력되면 메모리 동작의 1주기가 시작된다. 우성 비트선( BL,
Figure kpo00007
)이 선충전되고, 다음에 상기 어드레스 신호입력에 의해 예를들면 워드선(WL1)이 선택되면, 상기 워드선(WL1) 및 더미워드선(DWL1)이 각각 하이레벨이 되며, 워드선 및 더미 워드선에 접속되어 있는 메모리셀(MC1)및 더미셀(DMC1)의 각 트랜스퍼 게이트(Q)가 개방되고, 각각의 축적정보가 비트선( BL,
Figure kpo00008
)에 나타나져 비트선( BL,
Figure kpo00009
)사이에 미세한 전위차가 발생한다. 다음에 감지신호(SE)가 활성화되면 감지증폭기(SA)가 동작되고, 비트선( BL,
Figure kpo00010
)의 전위차를 감지하여 김지신호를 증폭시킨다. 이때에 상기 메모리셀(MC1)은 워드선(WL1)에 의해 선택된채로 되어 있으므로 상기 감지동작후에 비트선(BL)전위에 의해 메모리셀(MC1)의 기억정보는 리프레쉬되고, 동시에 비트선( BL,
Figure kpo00011
)의 정보는 비트선 선택 트랜지스터(QB,
Figure kpo00012
)를 거쳐 데이터선(DL,
Figure kpo00013
)에 전송된다.
상기 데이터선(DL,
Figure kpo00014
)이 독출한 정보는 출력회로(4)에서 파형을 일정하게 변형시켜 감지동작개시보다 조금늦게 출력데이터(Dout)가 얻어진게 된다.
상기한 바와같이 리프레쉬 동작을 수행하는 다이내막형 램은 제품을 적용될때 항상 리프레쉬의 타이밍을 고려하여 사용자가 설계하여야 하므로 사용하기 어렵다는 단점이 있다. 한편 다이내믹램은 리프레쉬동작을 수반하지 않은 스태틱 램(static RAM)에 비하여 메모리 셀의 면적이 통상 1/4정도 밖에 되지 않으므로 고밀도화에 적합함과 동시에 저렴한 가격으로 실헌 가능하다는 잇점이 있다. 그러므로 상기 리프레쉬 동작을 수반하더라도 그것을 사용자가 의식하지 않고 많이 사용하고 있다. 즉, 사용자가 스태틱 램으로 간주하고 사용할 수 있도록 통상동작과 리프래쉬동작을 시분할로 행하도록한 의사한 스태틱 램이 제안되고 있다. 상기 의사 스태틱 램에서의 동작의 개요를 제10도를 참조하여 설명하면, 그 동작이 제9도를 참고하여 전술한 동작과 다른점은(1) 선택된워드선(WL1) 및 소정의 더미워드선(DWL1)이 펄스적으로 구도된다는 점.
(2) 감지증폭기(SA)는 비트선(BL,
Figure kpo00015
)에 발생한 전위차를 감지하기 위해 감지신호(SE)에 의해 펄스적으로 구동된다는 점, (3) 감지증폭기(SA)에 의해 감지된 데이터가 출력회로(4)로부터 완전히 출력되기 까지의 기간내에 비트선( BL,
Figure kpo00016
)이 1번원래의 상태로 선충전되어 조금늦게 상기 선택워드선(WL1)과는 별도의 워드선(WLs) 및 소정의 워드선(DWL2)이 펄스적으로 선택 구동되어 상기 워드선(WL3)에 접속된 메모리셀(MC3)의 데이터가 독출되어, 상기 감지증폭기(SA)가 다시 감지증폭기신호(SE)에 의해, 펄스적으로 구동되어 비트선 전위차를 감지함에 따라 상기 메모리셀(MC3)에서 재 독출이 행해진다는 점 등이다. 또 상기 리프레쉬가 행해지는 메모리셀(MC3)의 데이터는 출력회로(4)로부터 출력될 필요가 없으므로 리프레쉬 동작은 비교적 빨리 행해진다. 즉 제10도에 나타낸 동작은 통상의 액세스 동작과 시간적으로 병렬로 별도의 메모리셀의 리프레쉬 동작이 완료된다.
또, 상기 동작예서는 리프레쉬 동작을 위한 셀 선택을 통상의 액세스 동작을 위한 셀 선택보다 나중에 행하고 있으나, 역으로 시간적으로 앞에 행하도록 하여도 통상동작에 그다지 영향을 끼치지 않으며, 또한, 상기 동작에에서는 통상의 액세스 동작에 의한 독출데이터가 출력회로(4)로부터 출력하기에 리프레쉬 동작은 완전히 끝나 있지만, 만약 리프레쉬동작 시간이 다소 많이 걸림에따라 통상의 액세스 시간을 지연시키는 일이 있어도 사용자에 있어서 리프레쉬 동작이 보이지 않는(깨닫지 못한채로 끝남)의사 스태틱방식의 장점이 크다고 판단되는 경우에는 이 방식을 채용할 수 있다. 또 상기 리프레쉬 동작을 위해 선택된 워드선이 비선택 상태로 되돌아가기 까지의 시간은 통상의 액세스 동작에 있어서 선택된 워드선이 비선택 상태로 되돌아가기 까지의 시간에 비해서 길어도 좋다. 또 상기 동작 예에서는 하나의 메모리주기 내에서 비트 선택선을 2번 행하고 리프레쉬를 행하였으나 반드시 각 주기마다 리프레쉬를 행하지 않아도 좋다.
이것은 리프레쉬가 긴 주기내에서 각 메모리에 대하여 1회 행하면 되고, 상기 동작예는 리프레쉬 하고자 한 메모리셀(MC3)과 비트선( BL,
Figure kpo00017
)을 간혹 공용하고 있는 메로리셀(MC1)을 엑세스한 경우이므로 1주기내에서 2번의 비트선 선택을 행한 것이다. 그렇지 않은 경우, 리프레쉬하고자 했을때에 RAM이 액세스되어 있지 않은 경우는 단순히 리프레쉬 만을 해하면 된다.
그런데, 상기 데이터선(DL,
Figure kpo00018
)에는 큰 부유용량(CD)에 수반되는 지연이 존재하므로 그것을 감지증폭기(SA)에 의해 구동하는 데에 꽤 긴 시간이 걸리며, 데이터선(DL,
Figure kpo00019
)을 구동하고 있는 동안에는 감지증폭기(SA)는 다음 동작(상기예에서는 리프레쉬동작)으로 옮겨질 수 없다. 이와같이 감지증폭기(SA)를 1주기중에 2회 이상 동작시키고자 한다면 주기시간이 늦어지게 된다.
본 발명은 상기한 문제점을 개선하기 위해서 만들어진 것으로서, 감지증폭기에 의한 비트선 전위 감지동작의 고속화를 꾀하고 주기시간이 짧아도 1주기중에 2회이상 감지증폭기를 구동시키는것이 가능하게 된 반도체장치를 제공하는데 목적이 있다.
상기 목적을 구현하기 위한 본 발명의 반도체장치는 감지증폭기의 출력을 래치하는 스위칭회로를 설치하고, 스위치회로의 복수개를 각각 스위치회로를 매개하여 데이터선에 접속하고 감지증폭기와 래치회로와의 사이에 감지증폭기 출력측의 스위치회로를 설치하여 이루어지는 것을 측징으로 하는 것이다. 따라서 감지증폭기에 의해 감지된 제1의 정보를 래치회로(latch)에서 래치시킨 뒤 감지증폭기 출력측의 스위치회로를 오프상태로 제어하여 감지증폭기에서 제2의 정보를 감지시키는 것이 가능하게 된다.
이하 본 발명의 구성 및 작용, 효과를 예시도면에 의해 상세힌 설명하면 다음과 같다.
제1도는 반도체 집적회로의 일부를 개략적으로 나타낸 것으로, 도면부호SA11∼SA14… SA21∼SA24…는 감지증폭기이며, 상기 감지증폭기(SA)는 각각 같은 방향에 배열된 쌍비트선(folded bit line)을 구성하는 제1의 비트선쌍(BL11,
Figure kpo00020
)∼(BL14,
Figure kpo00021
)…및 제2의 비트선쌍(BL21∼
Figure kpo00022
)∼(BL24,
Figure kpo00023
)에 접속되고, 이들 각 비트선에는 제7도에 표시한 비트선(BL,
Figure kpo00024
)과 마찬가지고 메모리셀 블록(memory cell Block)에 복수의 메모리셀과 1개의 더미셀이 접속되어 있다.
1LA11은 래치회로이며 상기 감지증폭기(SA11)(SA12)의 사이에 위치되며, 감지증폭기의 래치 입력단자와 상기 감지증폭기(SA11,SA12)의 스위치회로(SA11,SA12)가 설치되어 있다.
상기와 같은 방법으로 감지증폭기(SA13,SA14)에 대응하여 래치회로(LA12)및 스위치회로(S13, S14)가 설치되며, 감지증폭기(SA21,SA22)에 대응하여 래치회로(LA21)및 스위치회로(S21, S22)가 설치되고, 감지증폭기(SA23,SA24)에 대응하여 래치회로(LA22) 및 스위치회로(S23, S24)가 설치되어 있다.
한편, 2BL1,
Figure kpo00025
은 상기 비트선(BL11,
Figure kpo00026
)∼(BL14,
Figure kpo00027
), 의 양측이 평행으로 설치된 제2의 비트선쌍(일존의 데이터선쌍)이며, 2BL2,
Figure kpo00028
는 상기 비트선(BL21∼
Figure kpo00029
)∼(BL24,
Figure kpo00030
)의 양측에 평행으로 설치된 제2의 비트선쌍이다. 또한 상기 비트선쌍(2BL1,
Figure kpo00031
)과 그 내측에 위치하는 삭 래치회로(LA11, LA12,…)의 각 래치 출력단 사이의 접속을 열 디코더 출력으로 제어하는 것인 스위치 제어를 위한 스위치회로(2S11, 2S12, …)가 설치되어 있으며, 상기 비트선쌍(2BL2,
Figure kpo00032
)과 그 내측에 위치하는 상기 래치회로(LA21, LA22,…)의 각 래치 출력단 사이의 접속을 열 디코더 출력으로 제어하는 것인 스위치 제어를 위한 스위칭회로(2S21, 2S22, …)가 설치되어 있다.
2SA1은 상기 제2의 비트선쌍(2BL1,
Figure kpo00033
)에 접속된 제2의 감지증폭기이며 스위치회로(2S1)을 매개하여 데이터선(DL,
Figure kpo00034
)에 접속되어 있다. 마찬가지로 2SA2는 상기 제2의 비트선쌍(2BL2
Figure kpo00035
)에 접속된 제2의 감지증폭기이며, 스위치회로(2S2)을 매개하여 데이터선쌍(DL,
Figure kpo00036
)에 접속되어 있다. 4는 상기 데이터선쌍(DL,
Figure kpo00037
)이 접속된 출력회로, CB, C2B, CC는각각 배선용량이다.
다음은 상기 메모리의 동작에 관한 설명이다.
통상의 독출동작에 있어서 예를들면 비트선쌍(BL11,
Figure kpo00038
)의 정보를 감조할 경우에는 우선 상기 정보를 감지증폭기(SA11)에서 감지증폭을 한다. 이 경우 상기 감지증폭기(SA11)와 래치회로(SA11)사이의 스위치회로(S11)는 닫혀있던, 열려있던 상관없으며, 래치회로(LA11)에 접속되어 있는 기타의 스위칭회로(S12,2S11)는 열려있으며, 늦어도 감지증폭기(SA11)의 감지동작이 끝났을 때에는 스위치회로(S11)가 닫혀져 감지증폭기(SA11)의 데이터를 래치회로(LS11)로 이동시킨다.
그후 스위치회로(S11)가 열려도 래치회로(LA11)에 데이터는 래치되며, 스위치회로(2S11) 및 스위칭회로(2S1)가 닫혀져 상기 래치회로(LA11)에 의해 상기 제2비트선쌍(2BL1,
Figure kpo00039
) 및 데이터선(DL,
Figure kpo00040
)이 구동되며, 비트선(2BL1,
Figure kpo00041
)의 정보는 제2의 감지증폭기(2SA1)에 의해 감지증폭된다. 상기 제2의 감지증폭기(2SA1)의 출력은 스위치(2S1)를 매개하여 데이터쌍(DL,
Figure kpo00042
)을 거쳐 출력회로(4)에 독출한다.
상기 동작에 있어서 래치회로(LA11)가 제2의 비트선(2BL1,
Figure kpo00043
)을 구동시키려면 그것들의 큰 배선용량(C2B)(CC)을 선충전하지 않으면 안되므로 데이터의 독출 소요시간이 길어진다. 그러나 상기 래치회로(LA11)가 제2의 비트선(2BL1,
Figure kpo00044
)이나 데이터선(DL,
Figure kpo00045
)을 구동시키고 있을 때에도, 상기 래치회로(LA11)와 감지증폭기(SA11)사이의 스위치회로(S11)를 개방하여 두면 상기 감지증폭기(SA11)는 데이터선(DL), (
Figure kpo00046
)에 나쁜 영향을 주는일 없이 자유롭게 동작시킬 수가 있다. 그러므로 우선 통상의 독출시 데이터를 감지증폭기(SA11)로 감지할 뒤 래치회로(LA11)에 래치시키고 , 래치회로(LA11)를 스위치회로(S11)에 이해 감지증폭기(SA11)로부터 떼어내면 감지증폭기(SA11)는 비트선(BL11) 또는 비트선(
Figure kpo00047
)에 접속되어 있는 메모리에 대한 다음의 리프레쉬를 위한 동작을 할 수 있다. 즉 래치회로(LA11)가 과부하인 제2의 비트선(2BL1,
Figure kpo00048
)및 데이터선(DL,
Figure kpo00049
)을 구동시키는 사이에 상기 리프레쉬 동작을 충분히 추가시킬 수가 있다.
또 상기한 바와 같이 동작에 의해 1주기동안에 감지증폭기(SA11)를 1회는 통상의 호출 동작을 위해 사용하고, 다른 1회는 리프레쉬 동작을 위해 사용할 수 있는바, 리프레쉬 동작일 경우 감지증폭기(SA11)에서 독출한 신호를 데이터 출력회로(4)에서 독출할 필요가 없으므로 감지증폭기(SA11)의 데이터를 래치회로(LA11)로 전송할 필요는 없다. 또 출력회로(4)는 통상 래치기능을 가지고 있으며, 상기 통상동작의 호출시 데이터만을 래치시킨다.
제2도는 상기 비트선군, 감지증폭기군, 래치회로군, 스위치회로군중의 일부를 구체적으로 나타낸 것이며, 여기서 감지증폭기(SA11)는 한쌍으 감지신호(SE)와 재축적에 의해 제어되는 구동 트랜지스터를 포함하는 CMOS형 감지증폭기로 구성되며, 마찬가지로 래치회로(LA11)도 한상의 래치신호(LE)와 클럭신호(
Figure kpo00050
CP)에 의해 제어되는 구동 트랜지스터를 포함하는 CMOS형 래치회로도로 구성된다. 스위치회로(S11)는 스위치신호(
Figure kpo00051
1)에 의해 제어되는 N채널 트랜지스터로 이루어지며, 스위치회로(2S11)는 스위치신호(
Figure kpo00052
2)에 의해 제어되는 N채널 트랜지스터로 구성된다.
제3도와 제1도와 제2도에서의 각 부분의 신호 및 각 부분의 전위파형의 타이밍챠트를 나타낸 것이다.
상기 실시예는 쌍 비트선(folded bit line)형 구성의 메모리를 나타내며, 오픈 비트선(open bit line)형 구성의 메모리에 본 발명을 적용시킨 경우의 일부를 제4도에 나타내었다. 여기서 래치회로(LA11')는 래치입력단의 스위치회로(S11)를 매개하여 감지증폭기(SA11')의 출력단에 접속되고 래치출력단이 스위치회로(2S11')를 매개하여 1개의 제2비트선(2BL1)에 접속되며, 마찬가지로 래치회로(LA12')는 스위치회로(S12)를 매개하여 감지증폭기(SA12)에 접속됨과 동시에 스위치회로(2S12')를 매개하여 상기 제 2비트선(2BL1)에 접속된다.
그밖에 래치회로(LA21', LA22', …)도 상기와 마찬가지로 스위치회로(S22, S22)를 매개하여 감지증폭기(SA21, SA22)에 접속됨과 동시에 스위치회로(SA21', SA22')를 매개하여 제2비트선(2BL1)에 접속된다.
상기 메모리셀에 있어서, 예를들면 감지증폭기(SA11)의 감지 동작후에 감지 데이터를 래치회로(LA11')에 래치하여 스위치회로(S11)를 개폐하므로서 래치회로(LA11')가 제2의 비트선(S11)를 개폐하므로서 래치회로(LA11')가 제2의 비트선(2BL1)및 스위치회로(2S1)를 매개하여 접속되어 있는 데이터선(DL)을 구동시키는 동안 상기 감지증폭기(SA11)는 자유롭게 다음 리프레쉬 동작을 수행할 수가 있다.
또 상기 래치회로(LA11')로 래치된 데이터는 "1"또는 "0"의 신호이므로 제2의 비트선이나 데이터선은 각각 한쌍이 아니더라도 상기에와 같이 1선의 비트선만이 이용해도 된다.
또 본 발명은 전술한 바와같이 1주기 동안에 통상 독출동작과 리프레쉬 동작을 행하는 메모리셀이 한정되는 것이 아니고, 일반적으로 감지증폭기를 고속화할 목적으로 하는 메로리셀에도 적용이 가능하다. 즉 이 경우에는 1주기 사이에서 제1회 감지동작은 제1회 어드레스의 액세스에 의한 데이터 독출에 이용하고, 제1회독출 데이터를 래치한 뒤 데이터선으로부터 출력회로로 독출 데이터를 전달하고 있는 사이에 감지증폭기를 래치회로로부터 분리시켜 자유롭게 해두고 다음 제2회 어드레스의 액세스에 의한 데이터 독출에 사용해도 좋다.
이와 같이하면 데이터선에 신호가 지연되는 사이에 후속의 데이터 감지가 완료되어 버리므로 파이프라인(pipe line)적 도는 시간 병렬적인 제어가 가능하며, 제2회째의 독출데이터에 대해서는 마치 감지시간이"0"인것 처럼 보인다. 즉 몇개의 연속된 데이터의 독출에 있어서 고속동작이 가능하게 된다.
제5도, 제6도는 파이프라인적 또는 시간병렬적인 제어를 설명하기 위한 도면이고, 제5도는 본 발명의 일실시예를 나타내는 구성도, 제6도는 제5도에서 표시한 일실시예의 메모리 출력데이터의 타이밍도이다.
종래의 예는 제6도의 실선으로 표시하였고, 제6도에 나타낸 바와같이 메모리셀(MC11)의 어드레스(A)신호에 따라 순차적으로 메모리셀(MC11)의 감지동작, 메모리셀(MC11)의 데이터출력 순서로 신호가 전달되고, 다음에 메모리셀(MC22)의 어드레서 신호(B)가 어드레스(A)신호에 계속하여 제6도에 나타난 타이밍으로 입력되었다고 한다면 종래에는 제6도에서 실선으로 나타낸 메모리셀(MC22)에 대한 감지동작 파형과 같이 메모리셀(MC11)의 데이터를 출력하는 것이 완료되기까지 메모리셀(MC22)에 대한 감지동작을 유지해야만 했었다.
그러나 본 발명에서는 어드레서(A)신호에 의해 어드레서된 데이터는 차례대로 감지증폭기(SA11)를 매개하여 래치회로(LA11)에 래치되기 때문에 제6도의 파선으로 표시한 것처럼 어드레스(A)신호에 의한 데이터의 전송상태가 관계없이, 즉 파이프 라인적 또는 시간 병렬적인 신호를 처리할 수 있기 때문에 종래에 비해 대폭적인 고속 동작이 가능하게 된다.
상기한 바와같이 본 발명의 반도체 장치는 감지증폭기와 데이터선 사이에 래치회로를 설치하고, 래치회로와 감지증폭기와 접속 및 래치회로와 데이터선과의 접속타이밍 관계를 적절하게 설정함에 따라서 감지증폭기를 고속화할 수 있고, 주기시간이 짧은 경우에도 1주기중에 2회 이사의 감지동작을 가능케 할 수 있다.
따라서 특히 통상 동작과 리프레쉬 동작을 1주기내에서 시분할로 행하는 것과 같은 의사 스태틱 메모리처럼 사용될 수 있다.

Claims (3)

  1. 메모리셀 어레이(MC1∼MC4)와, 상기 메모리셀 어레이(MC1∼MC4)의 구성요소가 되는 각각의 메모리셀에 접속되어 소정의 메모리셀을 선택하기 위한 어드레스 신호를 전송하는 워드선(WL1∼WL4), 상기 워드선에 의해 선택되어진 메모리셀의 데이터를 전송하는 비트선(BL,
    Figure kpo00053
    )과 접속되어 상기 데이터를 입출력하는 입출력회로(4)등을 구비하고 있는 반도체 장치에 있어서, 상기 메모리셀 어레이(MC1∼MC4)에 접속되어 있는 비트선(BL11,
    Figure kpo00054
    )의 정보를 감지증폭하는 감지증폭기(SA11∼SA14)(SA21∼SA24)와, 상기 감지증폭기의 출력을 래치시키는 래치회로(LA11∼LA22), 복수의 상기 래치회로와 데이터선 사이에 각각 접속되면서 행 디코더 출력에 의해서 제어되어지는 스위치회로(2S11∼2S22), 상기 감지증폭기에 의해 감지된 제1의 정보를 래치시킨 다음, 상기 감지증폭기 출력측 스위치회로를 오프상태로 제어하여 감지증폭기에서 제2의 정보를 감지할 수 있도록 된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 제1의 정보는 통상적인 독출 동작에 따르고, 제2의 정보는 리프레쉬 동작에 따르도록 된 것임을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 비트선(BL,
    Figure kpo00055
    )이 제1비트선쌍(BL11,
    Figure kpo00056
    )과 제2비트선쌍(2BL1,
    Figure kpo00057
    )의 다수로 분할된 것을 특징으로 하는 반도체 장치.
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