JPH04119590A

JPH04119590A - 半導体装置

Info

Publication number: JPH04119590A
Application number: JP2239667A
Authority: JP
Inventors: Yoshihiro Tsukidate; 美弘槻舘
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 1992-04-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕半導体装置に係り、特に半導体メモリ内の配線の駆動技
術に関し、大容量負荷の配線を高速に駆動することができる半導体
装置を提供することを目的とし、グローバルバスと、該
グローバルバスを駆動するセンスアンプと、前記グロー
バルバスとセンスアンプとの間に配置され、センスアン
プによるグローバルバスの駆動を高速化するラッチ回路
と、を含むように構成する。

〔産業上の利用分野〕

本発明は、半導体装置に係り、特に半導体メモリ内の配
線の駆動技術に関するものである。

近年、例えば、半導体メモリにおいては、大容量化のた
め、長い配線を駆動する必要が生じ、また、高速に信号
を伝える必要が生じる。そこで、大容量負荷の配線を高
速に駆動できるような半導体装置が望まれている。

〔従来の技術〕

従来、半導体記憶装置において、データを読み出す際に
は、メモリセルのデータは、センスアンプに供給され、
該センスアンプで振幅が拡大された後、グローバルバス
に供給され、該グローバルバスを駆動していた。

〔発明が解決しようとする課題〕

上３己のような半導体記憶装置において、グローバルバ
スは、その配線長が長く、その負荷が大きいため、セン
スアンプからの出力データが次段のバッファに伝わるま
での時間が長い。このようにセンスアンプがグローバル
バスを高速に駆動することができないため、半導体記憶
装置において、アクセスタイムを短縮することができな
いという問題があった。

本発明の目的は、大容量負荷の配線を高速に駆動するこ
とができる半導体装置を提供することにある。

〔課題を解決するための手段〕

本発明は、グローバルバスと、該グロー７（ルノくスを
駆動するセンスアンプと、前記グローノくルノくスとセ
ンスアンプとの間に配置され、センスアンプによるグロ
ーバルバスの駆動を高速化するう・ソチ回路と、を含む
よう構成する。

そして、第１図には、本発明の原理による半導体装置の
回路が示されている。

第１図において、ＢＬ倍信号ＢＬ倍信号、センスアンプ
１０に供給され、該センスアンプ１０は、グローバルバ
スＧＢ、ＧＢを駆動する。センスアンプ１ｏとグローバ
ルバスＧＢＳＧＢとの間には、ＣＭＯＳラッチ回路１２
が配置されており、該ＣＭＯＳラッチ回路１２は、セン
スアンプ１０によるグローバルバスＧＢ、ＧＢの駆動を
高速化する。

〔作用〕

上記第１図の半導体装置のタイミングチャートが第２図
に示されている。

まず、ＣＭＯＳラッチ回路１２を作動しない場合を考え
ると、グローバルバスＧＢ、ＧＢの駆動が遅いことが理
解される（時間Ｔ１）。

これに対し、ＣＭＯＳラッチ回路１２を作動した場合に
は、グローバルバスＧＢ、ＧＢの駆動が高速化している
ことが理解される（時間Ｔ２）。

なお、第１図において、センスアンプ１０の出力がある
程度開く以前゛に（出力が一定レベル以上になる前に）
ＣＭＯＳラッチ回路１２がラッチすることを防止するた
めに、■信号をＣＬＫ方式としている。すなわち、セン
スアンプ１０の出力が開き始めたときに、■信号は、ノ
凡イレベルになり、ラッチ回路１２内のスイッチング素
子１４．１６がオン状態になる。これにより、ＣＭＯＳ
ラッチ回路１２は、作動状態になり、グローバルバスＧ
Ｂ、ＧＢの駆動かなされる（第２図も参照）。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を説明する
。

第３図には、本発明の実施例による半導体装置の回路が
示され、第４図には、第３図の半導体装置の詳細な回路
が示されている。なお、実施例の半導体装置は、スタテ
ィックＲＡＭである。

第３．４図において、符号１８は、アドレスが供給され
るアドレスバッファであり、該アドレスバッファ１８は
、その内部にクロック部２０を有する。アドレスバッフ
ァ１８は、ローデコーダ２２にアドレス信号を供給し、
また、クロック部２０は、メモリセル２４．２４、ＭＩ
Ｘ部２６にクロック信号ＲＡＰを供給する。符号２８は
、アドレスが供給されるアドレスノ（・ソファであり、
該アドレスバッファ２８は、その内部にクロック部３０
を有する。クロック部３０は、ＭＩＸ部２６にクロック
信号を供給し、ブロックセレクト３２には、ＭＩＸ部２
６からのクロック信号及びアドレスバッファ２８からの
アドレス信号が供給される。

前記メモリセル２４は、その内部にコラムデコーダ２４
ａを有し、該コラムデコーダ２４ａは、ローカルバスＬ
ＤＢＳＬＤＢを介してセンスアンプ１０に接続されてい
る。そして、センスアンプ１０とグローバルバスＧＤＢ
、ＧＤＢとの間には、ＣＭＯＳラッチ回路１２が配置さ
れている。なお、グローバルバスＧＤＢＳＧＤＢは、Ｄ
ｏｕｔバッファ３４に接続されている。また、前記ブロ
ックセレクト３２は、それぞれ、５ＡＣＳ■を介して、
センスアンプ１０、ラッチ回路１２に接続されている。

ここで、第５図には、半導体装置の配置状態が示されて
いる。第５図において、グローバルバスＧＤＢＳＧＤＢ
には、複数のセンスアンプ１０〜１０からの出力が供給
され、このグローバルバスＧＤＢＳＧＤＢは、チップ３
６の長辺端（あるいは短辺端）を通る場合が多く、配線
長か長い。このためローカルバスＬＤＢＳＬＤＢと比較
して、グローバルバスＧＤＢ、ＧＤＢは、その負荷容量
か大きくなり、センスアンプ１０は、グローバルバスＧ
ＤＢ、ＧＤＢを高速に駆動することができない。

そこで、前述したように、センスアンプ１０とグローバ
ルバスＧＤＢ、ＧＤＢとの間には、ＣＭＯＳラッチ回路
１２が配置されており、該ＣＭＯＳラッチ回路１２は、
センスアンプ１０によるグローバルバスＧＤＢＳＧＤＢ
の駆動を高速化する。

以下、第６図のタイミングチャートを参照しながら、Ｃ
ＭＯＳラッチ回路１２の作用を説明する。

ワード線ＷＬがローレベルからハイレベルに変化すると
、メモリセル２４内において、ＲＡＰが変化するので、
ＢＬＳＢＬが変化し、また、ＣＡＰが変化する。その後
、メモリセル２４のセルデータがローカルバスＬＤＢ、
ＬＤＢを通ってセンスアンプ１０に伝えられる。センス
アンプ１０は、ＳＡＣ信号により作動され、グローバル
バスＧＤＢ、ＧＤＢを駆動する。

ここで、グローバルバスＧＤＢ、ＧＤＢは、その負荷容
量が大きいので、ラッチ回路１２を作動しない場合を考
えると、グローバルバスＧＤＢ。

ＧＤＢの駆動に長時間Ｔ１を要する。これに対し、ラッ
チ回路１２を作動した場合には、グローバルバスＧＤＢ
ＳＧＤＢの駆動が高速化し、短時間Ｔ２で駆動がなされ
る。

なお、センスアンプ１０の出力がある程度開く以前に、
すなわち、出力が所定レベル以上になる前にラッチ回路
１２が誤ってラッチするのを防止するために、ラッチ回
路１２には、■信号が供給される。すなわち、センスア
ンプ１０の出力がある程度開き、出力が所定レベルを越
えると、■信号は、ローレベルになり、ラッチ回路１２
内のスイッチング素子１４．１６がオン状態になる。こ
れにより、ラッチ回路１２が作動状態になり、グローバ
ルバスＧＤＢ、ＧＤＢの駆動がなされる。

なお、以上の実施例は半導体メモリを例にして説明した
が、バスを含む半導体装置一般に本発明の適用が可能で
あることは明らかである。

〔発明の効果〕

以上説明したように、本発明によれば、センスアンプと
グローバルバスとの間にラッチ回路が配置されているの
で、大容量負荷の配線（グローバルバス）を高速に駆動
することができ、従って、半導体装置において、アクセ
スタイムを短縮することができる。

【図面の簡単な説明】

第１図は、本発明の原理による半導体装置の回路図、第２図は、第１図の半導体装置のタイミングチャート図
、第３図は、本発明の実施例による半導体装置の回路図、第４図は、第３図の半導体装置の詳細な回路図、第５図
は、半導体装置の配置状態を示す図、第６図は、第３図
の半導体装置のタイミングチャート図である。１０・・・センスアンプ１２・・・ＣＭＯＳラッチ回路ＧＢ、％ＧＢ・・・グローバルバス

Claims

【特許請求の範囲】１）グローバルバス（ＧＢ、■）と、該グローバルバス（ＧＢ、■）を駆動するセンスアンプ
（１０）と、前記グローバルバス（ＧＢ、■）とセンスアンプ（１０
）との間に配置され、センスアンプ（１０）によるグロ
ーバルバス（ＧＢ、■）の駆動を高速化するラッチ回路
（１２）と、を含むことを特徴とする半導体装置。２）請求項１記載の半導体装置において、前記ラッチ回
路（１２）は、作動信号（■）により作動状態になるこ
とを特徴とする半導体装置。