JPH04119590A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04119590A JPH04119590A JP2239667A JP23966790A JPH04119590A JP H04119590 A JPH04119590 A JP H04119590A JP 2239667 A JP2239667 A JP 2239667A JP 23966790 A JP23966790 A JP 23966790A JP H04119590 A JPH04119590 A JP H04119590A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- latch circuit
- global
- semiconductor device
- global bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 230000004913 activation Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置に係り、特に半導体メモリ内の配線の駆動技
術に関し、 大容量負荷の配線を高速に駆動することができる半導体
装置を提供することを目的とし、グローバルバスと、該
グローバルバスを駆動するセンスアンプと、前記グロー
バルバスとセンスアンプとの間に配置され、センスアン
プによるグローバルバスの駆動を高速化するラッチ回路
と、を含むように構成する。
術に関し、 大容量負荷の配線を高速に駆動することができる半導体
装置を提供することを目的とし、グローバルバスと、該
グローバルバスを駆動するセンスアンプと、前記グロー
バルバスとセンスアンプとの間に配置され、センスアン
プによるグローバルバスの駆動を高速化するラッチ回路
と、を含むように構成する。
本発明は、半導体装置に係り、特に半導体メモリ内の配
線の駆動技術に関するものである。
線の駆動技術に関するものである。
近年、例えば、半導体メモリにおいては、大容量化のた
め、長い配線を駆動する必要が生じ、また、高速に信号
を伝える必要が生じる。そこで、大容量負荷の配線を高
速に駆動できるような半導体装置が望まれている。
め、長い配線を駆動する必要が生じ、また、高速に信号
を伝える必要が生じる。そこで、大容量負荷の配線を高
速に駆動できるような半導体装置が望まれている。
従来、半導体記憶装置において、データを読み出す際に
は、メモリセルのデータは、センスアンプに供給され、
該センスアンプで振幅が拡大された後、グローバルバス
に供給され、該グローバルバスを駆動していた。
は、メモリセルのデータは、センスアンプに供給され、
該センスアンプで振幅が拡大された後、グローバルバス
に供給され、該グローバルバスを駆動していた。
上3己のような半導体記憶装置において、グローバルバ
スは、その配線長が長く、その負荷が大きいため、セン
スアンプからの出力データが次段のバッファに伝わるま
での時間が長い。このようにセンスアンプがグローバル
バスを高速に駆動することができないため、半導体記憶
装置において、アクセスタイムを短縮することができな
いという問題があった。
スは、その配線長が長く、その負荷が大きいため、セン
スアンプからの出力データが次段のバッファに伝わるま
での時間が長い。このようにセンスアンプがグローバル
バスを高速に駆動することができないため、半導体記憶
装置において、アクセスタイムを短縮することができな
いという問題があった。
本発明の目的は、大容量負荷の配線を高速に駆動するこ
とができる半導体装置を提供することにある。
とができる半導体装置を提供することにある。
本発明は、グローバルバスと、該グロー7(ルノくスを
駆動するセンスアンプと、前記グローノくルノくスとセ
ンスアンプとの間に配置され、センスアンプによるグロ
ーバルバスの駆動を高速化するう・ソチ回路と、を含む
よう構成する。
駆動するセンスアンプと、前記グローノくルノくスとセ
ンスアンプとの間に配置され、センスアンプによるグロ
ーバルバスの駆動を高速化するう・ソチ回路と、を含む
よう構成する。
そして、第1図には、本発明の原理による半導体装置の
回路が示されている。
回路が示されている。
第1図において、BL倍信号BL倍信号、センスアンプ
10に供給され、該センスアンプ10は、グローバルバ
スGB、GBを駆動する。センスアンプ1oとグローバ
ルバスGBSGBとの間には、CMOSラッチ回路12
が配置されており、該CMOSラッチ回路12は、セン
スアンプ10によるグローバルバスGB、GBの駆動を
高速化する。
10に供給され、該センスアンプ10は、グローバルバ
スGB、GBを駆動する。センスアンプ1oとグローバ
ルバスGBSGBとの間には、CMOSラッチ回路12
が配置されており、該CMOSラッチ回路12は、セン
スアンプ10によるグローバルバスGB、GBの駆動を
高速化する。
上記第1図の半導体装置のタイミングチャートが第2図
に示されている。
に示されている。
まず、CMOSラッチ回路12を作動しない場合を考え
ると、グローバルバスGB、GBの駆動が遅いことが理
解される(時間T1)。
ると、グローバルバスGB、GBの駆動が遅いことが理
解される(時間T1)。
これに対し、CMOSラッチ回路12を作動した場合に
は、グローバルバスGB、GBの駆動が高速化している
ことが理解される(時間T2)。
は、グローバルバスGB、GBの駆動が高速化している
ことが理解される(時間T2)。
なお、第1図において、センスアンプ10の出力がある
程度開く以前゛に(出力が一定レベル以上になる前に)
CMOSラッチ回路12がラッチすることを防止するた
めに、■信号をCLK方式としている。すなわち、セン
スアンプ10の出力が開き始めたときに、■信号は、ノ
凡イレベルになり、ラッチ回路12内のスイッチング素
子14.16がオン状態になる。これにより、CMOS
ラッチ回路12は、作動状態になり、グローバルバスG
B、GBの駆動かなされる(第2図も参照)。
程度開く以前゛に(出力が一定レベル以上になる前に)
CMOSラッチ回路12がラッチすることを防止するた
めに、■信号をCLK方式としている。すなわち、セン
スアンプ10の出力が開き始めたときに、■信号は、ノ
凡イレベルになり、ラッチ回路12内のスイッチング素
子14.16がオン状態になる。これにより、CMOS
ラッチ回路12は、作動状態になり、グローバルバスG
B、GBの駆動かなされる(第2図も参照)。
以下、図面に基づいて本発明の好適な実施例を説明する
。
。
第3図には、本発明の実施例による半導体装置の回路が
示され、第4図には、第3図の半導体装置の詳細な回路
が示されている。なお、実施例の半導体装置は、スタテ
ィックRAMである。
示され、第4図には、第3図の半導体装置の詳細な回路
が示されている。なお、実施例の半導体装置は、スタテ
ィックRAMである。
第3.4図において、符号18は、アドレスが供給され
るアドレスバッファであり、該アドレスバッファ18は
、その内部にクロック部20を有する。アドレスバッフ
ァ18は、ローデコーダ22にアドレス信号を供給し、
また、クロック部20は、メモリセル24.24、MI
X部26にクロック信号RAPを供給する。符号28は
、アドレスが供給されるアドレスノ(・ソファであり、
該アドレスバッファ28は、その内部にクロック部30
を有する。クロック部30は、MIX部26にクロック
信号を供給し、ブロックセレクト32には、MIX部2
6からのクロック信号及びアドレスバッファ28からの
アドレス信号が供給される。
るアドレスバッファであり、該アドレスバッファ18は
、その内部にクロック部20を有する。アドレスバッフ
ァ18は、ローデコーダ22にアドレス信号を供給し、
また、クロック部20は、メモリセル24.24、MI
X部26にクロック信号RAPを供給する。符号28は
、アドレスが供給されるアドレスノ(・ソファであり、
該アドレスバッファ28は、その内部にクロック部30
を有する。クロック部30は、MIX部26にクロック
信号を供給し、ブロックセレクト32には、MIX部2
6からのクロック信号及びアドレスバッファ28からの
アドレス信号が供給される。
前記メモリセル24は、その内部にコラムデコーダ24
aを有し、該コラムデコーダ24aは、ローカルバスL
DBSLDBを介してセンスアンプ10に接続されてい
る。そして、センスアンプ10とグローバルバスGDB
、GDBとの間には、CMOSラッチ回路12が配置さ
れている。なお、グローバルバスGDBSGDBは、D
outバッファ34に接続されている。また、前記ブロ
ックセレクト32は、それぞれ、5ACS■を介して、
センスアンプ10、ラッチ回路12に接続されている。
aを有し、該コラムデコーダ24aは、ローカルバスL
DBSLDBを介してセンスアンプ10に接続されてい
る。そして、センスアンプ10とグローバルバスGDB
、GDBとの間には、CMOSラッチ回路12が配置さ
れている。なお、グローバルバスGDBSGDBは、D
outバッファ34に接続されている。また、前記ブロ
ックセレクト32は、それぞれ、5ACS■を介して、
センスアンプ10、ラッチ回路12に接続されている。
ここで、第5図には、半導体装置の配置状態が示されて
いる。第5図において、グローバルバスGDBSGDB
には、複数のセンスアンプ10〜10からの出力が供給
され、このグローバルバスGDBSGDBは、チップ3
6の長辺端(あるいは短辺端)を通る場合が多く、配線
長か長い。このためローカルバスLDBSLDBと比較
して、グローバルバスGDB、GDBは、その負荷容量
か大きくなり、センスアンプ10は、グローバルバスG
DB、GDBを高速に駆動することができない。
いる。第5図において、グローバルバスGDBSGDB
には、複数のセンスアンプ10〜10からの出力が供給
され、このグローバルバスGDBSGDBは、チップ3
6の長辺端(あるいは短辺端)を通る場合が多く、配線
長か長い。このためローカルバスLDBSLDBと比較
して、グローバルバスGDB、GDBは、その負荷容量
か大きくなり、センスアンプ10は、グローバルバスG
DB、GDBを高速に駆動することができない。
そこで、前述したように、センスアンプ10とグローバ
ルバスGDB、GDBとの間には、CMOSラッチ回路
12が配置されており、該CMOSラッチ回路12は、
センスアンプ10によるグローバルバスGDBSGDB
の駆動を高速化する。
ルバスGDB、GDBとの間には、CMOSラッチ回路
12が配置されており、該CMOSラッチ回路12は、
センスアンプ10によるグローバルバスGDBSGDB
の駆動を高速化する。
以下、第6図のタイミングチャートを参照しながら、C
MOSラッチ回路12の作用を説明する。
MOSラッチ回路12の作用を説明する。
ワード線WLがローレベルからハイレベルに変化すると
、メモリセル24内において、RAPが変化するので、
BLSBLが変化し、また、CAPが変化する。その後
、メモリセル24のセルデータがローカルバスLDB、
LDBを通ってセンスアンプ10に伝えられる。センス
アンプ10は、SAC信号により作動され、グローバル
バスGDB、GDBを駆動する。
、メモリセル24内において、RAPが変化するので、
BLSBLが変化し、また、CAPが変化する。その後
、メモリセル24のセルデータがローカルバスLDB、
LDBを通ってセンスアンプ10に伝えられる。センス
アンプ10は、SAC信号により作動され、グローバル
バスGDB、GDBを駆動する。
ここで、グローバルバスGDB、GDBは、その負荷容
量が大きいので、ラッチ回路12を作動しない場合を考
えると、グローバルバスGDB。
量が大きいので、ラッチ回路12を作動しない場合を考
えると、グローバルバスGDB。
GDBの駆動に長時間T1を要する。これに対し、ラッ
チ回路12を作動した場合には、グローバルバスGDB
SGDBの駆動が高速化し、短時間T2で駆動がなされ
る。
チ回路12を作動した場合には、グローバルバスGDB
SGDBの駆動が高速化し、短時間T2で駆動がなされ
る。
なお、センスアンプ10の出力がある程度開く以前に、
すなわち、出力が所定レベル以上になる前にラッチ回路
12が誤ってラッチするのを防止するために、ラッチ回
路12には、■信号が供給される。すなわち、センスア
ンプ10の出力がある程度開き、出力が所定レベルを越
えると、■信号は、ローレベルになり、ラッチ回路12
内のスイッチング素子14.16がオン状態になる。こ
れにより、ラッチ回路12が作動状態になり、グローバ
ルバスGDB、GDBの駆動がなされる。
すなわち、出力が所定レベル以上になる前にラッチ回路
12が誤ってラッチするのを防止するために、ラッチ回
路12には、■信号が供給される。すなわち、センスア
ンプ10の出力がある程度開き、出力が所定レベルを越
えると、■信号は、ローレベルになり、ラッチ回路12
内のスイッチング素子14.16がオン状態になる。こ
れにより、ラッチ回路12が作動状態になり、グローバ
ルバスGDB、GDBの駆動がなされる。
なお、以上の実施例は半導体メモリを例にして説明した
が、バスを含む半導体装置一般に本発明の適用が可能で
あることは明らかである。
が、バスを含む半導体装置一般に本発明の適用が可能で
あることは明らかである。
以上説明したように、本発明によれば、センスアンプと
グローバルバスとの間にラッチ回路が配置されているの
で、大容量負荷の配線(グローバルバス)を高速に駆動
することができ、従って、半導体装置において、アクセ
スタイムを短縮することができる。
グローバルバスとの間にラッチ回路が配置されているの
で、大容量負荷の配線(グローバルバス)を高速に駆動
することができ、従って、半導体装置において、アクセ
スタイムを短縮することができる。
第1図は、本発明の原理による半導体装置の回路図、
第2図は、第1図の半導体装置のタイミングチャート図
、 第3図は、本発明の実施例による半導体装置の回路図、 第4図は、第3図の半導体装置の詳細な回路図、第5図
は、半導体装置の配置状態を示す図、第6図は、第3図
の半導体装置のタイミングチャート図である。 10・・・センスアンプ 12・・・CMOSラッチ回路 GB、%GB・・・グローバルバス
、 第3図は、本発明の実施例による半導体装置の回路図、 第4図は、第3図の半導体装置の詳細な回路図、第5図
は、半導体装置の配置状態を示す図、第6図は、第3図
の半導体装置のタイミングチャート図である。 10・・・センスアンプ 12・・・CMOSラッチ回路 GB、%GB・・・グローバルバス
Claims (1)
- 【特許請求の範囲】 1)グローバルバス(GB、■)と、 該グローバルバス(GB、■)を駆動するセンスアンプ
(10)と、 前記グローバルバス(GB、■)とセンスアンプ(10
)との間に配置され、センスアンプ(10)によるグロ
ーバルバス(GB、■)の駆動を高速化するラッチ回路
(12)と、 を含むことを特徴とする半導体装置。 2)請求項1記載の半導体装置において、前記ラッチ回
路(12)は、作動信号(■)により作動状態になるこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2239667A JPH04119590A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2239667A JPH04119590A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04119590A true JPH04119590A (ja) | 1992-04-21 |
Family
ID=17048117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2239667A Pending JPH04119590A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04119590A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6377505B1 (en) | 2000-06-05 | 2002-04-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit capable of reducing area occupied by data bus |
JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6142794A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置のセンスアンプ系 |
JPH01192080A (ja) * | 1988-01-27 | 1989-08-02 | Toshiba Corp | 半導体記憶装置 |
JPH02218090A (ja) * | 1989-02-17 | 1990-08-30 | Sanyo Electric Co Ltd | 半導体メモリ |
-
1990
- 1990-09-10 JP JP2239667A patent/JPH04119590A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6142794A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置のセンスアンプ系 |
JPH01192080A (ja) * | 1988-01-27 | 1989-08-02 | Toshiba Corp | 半導体記憶装置 |
JPH02218090A (ja) * | 1989-02-17 | 1990-08-30 | Sanyo Electric Co Ltd | 半導体メモリ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6377505B1 (en) | 2000-06-05 | 2002-04-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit capable of reducing area occupied by data bus |
JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
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