JPH01192080A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ダイナミックＲＡＭ　（ＤＲＡＭ）に　　　
′関する。

（従来の技術） ＤＲＡＭでは、１トランジスタ、１コンデンサで構成さ
れるメモリーセルに書込まれた微小な信号を外部に読み
出す為に、高感度なフリップ・フロップ型のセンスアン
プが用いられている。一般的なセンス方式の一例を第５
図に示す６図で、センス開始前は、ビット線対ＢＬ、Ｂ
Ｌ及びノード■はある同一電位ＶＢしにプリチャージさ
れている。次にワード線：ＷＬを高レベルに上げ、ビッ
ト線容量ＣＢとメモリセル容量Ｃｓとを電気的に短絡す
る。　これによりビット線対には、Ｃｓに書込まれてい
た電圧に従った電位差、■が生じる。そこでφ＾を高レ
ベルにし、ノード０の電位を徐々に下げるとセンスアン
プトランジスタＱ、、Ｑ、のうちドレインが低レベル側
のビット線に接続された方が他方より先にオンし、更に
そのビット線の電化を引き抜き、レベル差、■を増幅す
ることができる。

しかしながら、この種のセンスアンプ系では、次のよう
な問題点があった。一般にＤＲＡＭでは、第６図に示す
様に複数個のビット線対を同時にセンスする為にセンス
アンプトランジスタのソースを低抵抗配線材料で接続し
、その一端の電位を制御する方式がとられている。ここ
で、前記配線材料の抵抗Ｒｗが充分小さい場合には、各
センスアンプは全く独立にセンス動作をすることができ
る。

しかしながら、ＤＲＡＭの高集積化に伴い、その配線抵
抗の増大及び、総数電電流の増加によるセンス動作への
悪影響が問題化して来ている。

第６図でφＡを高レベルにしＱ８をオンすることにより
共通ノードＡ１．Ａ、・・・Ａ、の電位が即引き下げら
れセンス動作を開始する。ここで、例えば、ＢＬ□が“
１”−読み出し、ＢＬ、が“０”−読み出しの場合、第
７図に示す様に配線抵抗Ｒｖが影響してｔｇ　Ｏ”−読
みビット線のセンスが著しく遅れる現象が生じる。これ
は、共通ノードＡ　Ｌ　、　Ａ　２　。

・・・Ａｎの電位が引き下げられ最初に１１１　ＰＩ読
みビット線にゲートが接続されたセンスアンプトランジ
スタＱ３−１がオンすると、ＢＬｌの容量がＲｗを通し
て放電される為Ａ、、　Ａ、・・・の電位がしばらくク
ランプされ、′０”読みビット線のセンスアンプはオン
できずセンス動作が遅れてしまうものである。この現象
は、ＤＲＡＭの高集積化に伴うビット線容量、配線抵抗
の増大により、アクセススピードの高速化に対し大きな
障害となっている。

一方、上記４ｇ　Ｏｎ−読みセンスの遅れに対しては、
センスアンプのゲート幅を絞る等して個々のセンスアン
プトランジスタの駆動能力を小さくすることにより共通
ノードＡ１ｇ　Ａｚ　ｇ・・・のクランプ電位が下がる
為″Ｏ”−読みセンスアンプも十分オンすることができ
高速センス動作が実現できる。

しかしながら、センスアンプの駆動能力を絞った場合、
Ｃ３Ｌ（カラムセレクトライン）を立ち上げビット線の
情報をＩ／Ｏ線に伝達する際Ｉ／Ｏ線の大容量を即座に
引き抜けずＩ／Ｏ線センスタイミングが大幅に遅れてし
まう問題がある。更にビット線からセルへのりストア時
間も増大する問題もある。

（発明が解決しようとする課題） 以上のように従来提案されているＤＲＡＭのセンスアン
プ列では、′Ｏ”−読みビット線のセンスが大幅に遅れ
てしまうという問題があった。

本発明は、上記点に鑑みなされたもので、ビット線セン
ス及びＩ／Ｏ線センスの高速動作、更にビット線高速リ
ストアが両立できる半導体記憶装置を提供することを目
的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、各ビット線毎に複数個のセンスアンプを並列
に備えビット線センス時は、駆動能力の小さなセンスア
ンプでセンスし、ビット線とＩ／Ｏ線とを接続する直前
に他のセンスアンプも活性化することを特徴とする。

（作用） 本発明によれば、ビット線の初期センスは駆動能力の小
さいセンスアンプで行うため前述の“０”−読みビット
線高速センスが実現され、更にＩ／Ｏ線接続時には、セ
ンスアンプは大きな駆動能力をもっている為高速読み出
しが可能な集積回路が得られる。

（実施例） 以下１本発明の実施例を図面を参照して説明する。第１
図は、一実施例のセンス回路の概略構成を示す０本実施
例は、各ビット線毎に２組のＮＭＯＳフリップフロップ
センスアンプ（Ｑ、、、Ｑ、、）。

（Ｑ、□、　Ｑ、、）を備え、その２つのセンスアンプ
列を別々の駆動トランジスタ（Ｑ、、、Ｑ、、）で異な
るタイミングで活性化できるようにしたものである。

具体的なセンス動作タイミングを第２図に示す。

まずワード線を立ち上げメモリセルの情報がビット線に
読み出されたところでセンスアンプ駆動トランジスタＱ
□１のゲート電圧ＳＥ、をｄｉ　Ｈ１１レベルにし第１
列のセンスアンプを活性化しビット線センスを開始する
。この第１列のセンスアンプは駆動能力の小さなトラン
ジスタで構成し　１１　Ｑ　１？−読みビット線センス
の高速化を計る６次にＢＬ。

ＢＬにある程度の電位差がついたところで０１ｍのゲー
ト電圧ＳＥ、を“Ｈ”レベルにして第２のセンスアンプ
列を活性化する。この第２のセンスアンプはある程度大
きな駆動能力をもつトランジスタで構成する。この場合
、第２のセンスアンプ列を活性化した時点で、やはりセ
ンスアンプの共通ソースノード電位がクランプされＯ”
−読みビット線のセンスが抑えられるが、それまでにＢ
Ｌ。

ｉτに充分な電位差がついているためＣ８Ｌを立ち上げ
ビット線Ｉ／Ｏ線を接続してもデータが破壊されること
はない、更にその時、センスアンプは大きな駆動能力を
もっている為、ビット線の情報に応じてＩ／Ｏ線の電荷
を高速に引き抜くことができる。ここで第２のセンスア
ンプ列活性化からＣ８Ｌの立ち上げまでのタイミング的
な待ち時間はほとんど不用である。従ってビット線の初
期センスを駆動能力の小さいセンスアンプで行うことに
よる“０″′−読みビット線センスの落ちこぼれ現象の
解消により、総合的な読み出しスピードは大幅に改善さ
れる。

本発明は、上記した実施例に限られるものではない０例
えば、各ビット線に備えるフリップフロップトランジス
タの数は、２組に限られるものではなく３組以上にして
もよい。また、上記フリップフロップをＰＭＯＳトラン
ジスタで構成し、共通ソースノードを高電源側に引き上
げる方式にしてもよい。

更に、ＮＭＯＳスリップフロップとＰＭＯＳフリップフ
ロップのセンスアンプをそれぞれ複数組備えてもよい、
第３図は各ビット線毎にＮＭＯ８゜ＰＭＯＳセンスアン
プをそれぞれ２組ずつ備えた場合の実施例である。ここ
でＮＭＯ８の第１のセンスアンプ列（Ｑ、、、Ｑ３．）
及びＰｕＯ２の第１のセンスアンプ列（Ｑ２．、Ｑ、、
）は駆動能力の小さなトランジスタで構成する。各セン
スアンプ列は共通ソースノードの駆動トランジスタ（Ｑ
、、。

Ｑ□ｚｐ　Ｑｉ、、Ｑ□４）のゲート（ＳＥ□、ＳＥ、
。

ＳＥ、、５Ｅ４）を第４図に示すタイミングで制御し、
活性化する。まずＳＥｌを“Ｈ”とし駆動能力の小さな
ＮＭＯＳセンスアンプで初期センスを行い、“Ｏ”−読
みビット線対及び“１”−読みビット線対共に電位差を
広げる。次にＳＥ３を“Ｌ”とし駆動能力の小さなＰＭ
ＯＳセンスアンプで２次センスを行う、この場合は前述
と逆の理由で。

“１”読みビット線よりも“０”読みビット線の方が増
幅され易い為、前記初期センスと合わせてｄａ　Ｏ＃ｊ
読み、“１′読みいずれのビット線対にも充分な電位差
をすばやくつけることができる。以下順次ＳＥ、＝“Ｈ
”１丁Ｅ４＝”Ｌ”とし、メインセンスを行う、尚ＳＥ
１の立上げとＳＥ、の立上げのタイミングは、逆あるい
は同時でも同様の効果が得られる。

その他事発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。

〔発明の効果〕

以上述べたように、本発明によれば、ビット線とＩ／Ｏ
線との接続条件及びビット線リストア時間を悪化させる
ことなくビット線の初期センスを高速化できるため、高
速読み出し可能な半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のセンス回路の概略を示す図
、第２図はその動作を説明する図、第３図は他の実施例
を示す図、第４図はその動作を説明する図、第５図、第
６図、第７図は従来のセンス回路の構成及び特性を示す
図である。 ／Ｏ・・・メモリセル Ｑ２ｘｖＱａｚ・・・第１のＮｃｈＭＯＳ　Ｆ　Ｅ　Ｔ
センスアンプＱ、、　、　Ｑ３．・・・第２のＮｃｈＭ
ＯＳ　Ｆ　Ｅ　ＴセンスアンプＱｔｔ　ｔ　Ｑ／Ｏ　”
’センスアンプ駆動ＮｃｈＭＯＳ　Ｆ　Ｅ　ＴＷＬ、Ｗ
Ｌ・・・ワード線　　ＢＬ、ＢＬ・・・ビット線対Ｉ／
Ｏ．Ｉ／Ｏ・・・Ｉ／Ｏ線対　　Ｒｖ・・・配線抵抗Ｑ
ｘｉ＊Ｑｘ＊＊Ｑｚ３ｔＱｚ３＊Ｑｚ４ｔＱ３４・・’
ＰｃｈＭＯ８ＦＥＴ代理人　弁理士　則　近　憲　佑 同　　松山光之 第　　２　　図 第３図 第　　４　　図 第　　６　　図

Claims (5)

【特許請求の範囲】
1. （１）ソースを共通とし、第１のＭＯＳＦＥＴのドレイ
   ンと第２のＭＯＳＦＥＴのゲートとを接続し、第１のＭ
   ＯＳＦＥＴのゲートと第２のＭＯＳＦＥＴのドレインと
   を接続して成るセンスアンプと、それにメモリセルから
   の信号を入力するビット線対とカラム選択信号により前
   記ビット線対とＩ／Ｏ線対とを接続するスイッチングト
   ランジスタとが、前記センスアンプのソースを共通ノー
   ドとして並列に集積形成された半導体記憶装置において
   、前記各ビット線対は、同一伝導型のＭＯＳＦＥＴで構
   成した前記センスアンプを複数個有し、複数個のセンス
   アンプ駆動トランジスタにより、異なるタイミングで前
   記複数個のセンスアンプ列を活性化することを特徴とす
   る半導体記憶装置。
2. （２）前記複数個のセンスアンプ列は、列毎に電流駆動
   能力が異なることを特徴とする請求項１記載の半導体記
   憶装置。
3. （３）前記複数個のセンスアンプ列の中で電流駆動能力
   の小さいセンスアンプ列を最初に活性化するものである
   請求項２記載の半導体記憶装置。
4. （４）前記カラム選択信号は第２のセンスアンプ列を活
   性化した直後に入力するものである請求項３記載の半導
   体記憶装置。
5. （５）前記複数のセンスアンプ列は、それぞれ伝導型の
   異なるセンスアンプ列を交互に活性化するものである請
   求項３記載の半導体記憶装置。