JPH03245396A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、外部へのデータ出力時間を短縮したダイナ
ミック型半導体記憶装置に関する。

〈従来の技術〉 第４図、第５図はそれぞれ従来のダイナミック型半導体
記憶装置におけるセンス回路とその動作タイミングを示
している。第４図において、ｌはタイミング発生回路、
２はセンス増幅器（以下、「センスアンプ」という）、
３は列アドレスデコーダ、４はトランスファゲート、５
はデータ線、７はビット線、８は列アドレスデコーダ信
号線、９はプルダウントランジスタ活性化信号線、１０
はプルアップトランジスタ活性化信号線、１１は列アド
レス信号線を示し、２１はプルアップトランジスタ、２
２はプルダウントランジスタを示している。

タイミング発生回路１は、第４図中に示すように、遅延
回路１ａおよび！ｂを有している。このタイミング発生
回路１は入力端子１ｔにセンス動作を開始ずべきことを
表わす開始信号を受けた後、第５図に示すように、まず
センスアンプ２のプルダウントランジスタ２２を活性化
する制御信号ａをプルダウントランジスタ活性化信号線
９に出力し、次いでプルアップトランジスタ２１を活性
化する制御信号Ｃをプルアップトランジスタ活性化信号
線ＩＯに出力する。次に列アドレスデコーダ３を活性化
してトランスファゲート４を導通し、センスアンプ２の
出力端子をデータ線５に接続する制御信号すを列アドレ
スデコーダ信号線８に出力している。

〈発明か解決しようとする課題〉 ところで、」−記従来のダイナミック型半導体記憶装置
は、センスアンプ２のプルダウントランジスタ２２を先
に駆動してビット線７．７間の電位差を増幅し、続いて
プルアップトランジスタ２１を駆動してビット線７をリ
ストアした後、データ線５にデータを出力しているため
、センス動作の開始からデータ線５にデータが出力され
るまでの間に、ビット線７．７間の電位差を増幅する動
作時間（制御信号ａと制御信号Ｃの出力タイミングの差
に相当）とビット線７をリストアする動作時間（制御信
号Ｃと制御信号すの出力タイミングの差に相当）とを要
している。このため、最終的に半導体記憶装置が外部に
データを出力するまでの時間を長引かせるという問題を
生じていた。

そこで、この発明の目的は、センス動作の開始から外部
にデータを出力するまでの時間を短縮できるダイナミッ
ク型半導体記憶装置を提供することにある。

く課題を解決するための手段〉 上記目的を達成するために、この発明のダイナミック型
半導体記憶装置は、ビット線に接続されたプルアップト
ランジスタとプルダウントランジスタとをｒ丁するセン
スアンプと、」１記センスアンプとデータ線との間に設
けられたトランスファゲートと、上記トランスファゲー
トを制御する列アドレスデコーダと、センス動作を開始
すべきことを表わす開始信号を受けて、この開始信号に
基づいて上記プルアップトランジスタを活性化するプル
アップトランジスタ制御信号、上記プルダウントランジ
スタを活性化するプルダウントランジスタ制御信号お上
び」二足列アドレスデコーダを活性化して上記トランス
ファゲートを導通させる列アドレスデコーダ制御信号を
それぞれ上記プルアップトランジスタ、プルダウントラ
ンジスタ、列アドレスデコーダに異なるタイミングで出
力するタイミング発生回路を備えたダイナミック型半導
体記憶装置であって、 上記タイミング発生回路は、」二足開始信号を受けた後
、上記プルアップトランジスタ制御信号とプルダウント
ランジスタ制御信号のうちの一方列アドレスデコーダ制
御信号、プルアップトランジスタ制御信号とプルダウン
トランジスタ制御信号のうちの他方をこの順に出力して
、上記ビット線間の電位差の増幅、」１記センスアンプ
からデータ線への増幅した電位差の出力、ビット線のリ
ストアをこの順に行うことを特徴としている。

〈作用〉 ビット線のリストアを開始する時点で、センスアンプは
既にデータ線に接続されているため、センス動作開始か
らデータをデータ線に出力するまでの期間は、プルダウ
ントランジスタまたはプルアップトランジスタによって
ピット線間の電位差を増幅する動作時間だけとなる。し
たがって、センス動作開始からデータ線にデータを出力
する期間が短くなり、最終的に外部にデータを出力する
までの時間が従来に比べて短縮される。

〈実施例〉 以下、この発明のダイナミック型半導体記憶装置を実施
例により詳細に説明する。

第１図は一実施例のダイナミック型半導体記憶装置のセ
ンス回路のブロック構成を示している。

第１図において６はデータ線５に出力された電位差を増
幅するメインアンプを示し、その他の構成要素は第４図
と同一の符号で示している。

タイミング発生回路ｌが列アドレスデコーダ活性化信号
線８．プルダウントランジスタ活性化信号線９．プルア
ップトランジスタ活性化信号線１０にそれぞれ出力する
各制御信号ａ、ｂ、ｃのタイミングとしては、第２図（
ａ）、（ｂ）に示す２つの場合がある。第２図（ａ）に
示す動作タイミングは、タイミング発生回路１がまずセ
ンスアンプ２のプルダウントランジスタを活性化する制
御信号ａを出力する。この制御信号ａを受けて、センス
アンプ２はビット線７の電位差を増幅する動作を行う。

次いで、タイミング発生回路Ｉは列アドレスデコーダ３
を活性化してトランスファゲート４を導通させる制御信
号すを列アドレスデコーダ３へ出力する。トランジスタ
４が導通することによってセンスアンプ２の出力端子が
データ線５に接続される。

最後にタイミング発生回路■よセンスアンプ２のプルア
ップトランジスタを活性化する制御信号Ｃを出力する。

制御信号Ｃを受けてセンスアンプ２はヒツト線７をリス
トアする動作を行う。このように、制御信号ａ、ｂ、ｃ
のタイミングに基づいて、ビット線７の電位差の増幅、
センスアンプ２からデータ線５への増幅した電位差の出
力、ビット線７のリストアをこの順に行う。このように
した場合、ビット線７のリストアを開始する時点でセン
スアンプ２は既にデータ線５に接続されているので、セ
ンス動作開始からデータをデータ線５に出力するまでの
期間を、プルダウントランジスタによってビット線７の
電位差を増幅する動作時間だけとすることができ、した
がって、外部にデータを出力するまでの時間を短縮する
ことができる。

また、第２図（ｂ）に示す場合は、まずセンスアンプ２
のプルアップトランジスタを活性化する制御信号Ｃを出
力する。次いで列アドレスデコーダ３を活性化してトラ
ンスファゲート４を導通させる制御信号すを出力する。

これによって、センスアマ一 ンプ２の出力端子をデータ線５に接続する。最後にセン
スアンプのプルダウントランジスタを活性化する制御信
号ａを出力する。そして、第２図（ａ）に示したのと同
様に、ビット線７の電位差の増幅センスアンプ２からデ
ータ線５への増幅した電位差の出力、ビット線７のリス
トアをこの順に行う。

この場合、センス動作開始からデータをデータ線５に出
力するまでの期間を、プルアップトランジスタによって
ビット線７の電位差を増幅する動作時間だけとすること
ができ、したがって同様に、外部にデータを出力するま
での時間を短縮することができる。

これらの制御信号ａ＋ｂ＋ｃのタイミングは、タイミン
グ発生回路ｌの構成によって定めることができる。第３
図は第２図（ａ）に示した動作タイミングで各制御信号
を出力するタイミング発生回路ｌの例を示している。こ
のタイミング発生回路Ｉは、入力端子ｉｔにセンス動作
を開始すべきことを表わす開始信号を受けて、この開始
信号に基づいてまずプルダウントランジスタ活性化信号
線９に制８ 御信号ａを出力する。次に遅延回路１ａを経て、制御信
号ａよりも所定時間遅れて列アドレスデコーダ信号線８
に制御信号すを出力する。更に遅延回路１ｂを経て、制
御信号すよりも所定時間だけ遅れてプルアップトランジ
スタ活性化信号線１０に制御信号Ｃを出力する。このよ
うなタイミングで各制御信号ａ、ｂ、ｃを出力すること
により、センスアンプ２はプルダウントランジスタ２２
が先に駆動されてビット線７の電位差を増幅し、次いで
ビット線７がデータ線５に接続された後、プルアップト
ランジスタ２１が駆動されてビット線７をリストアする
のである。

〈発明の効果〉 以上より明らかなように、この発明のダイナミック型半
導体記憶装置は、タイミング発生回路がプルアップトラ
ンジスタ制御信号とプルダウントランジスタ制御信号の
うちの一方　列アドルスデコーダ制御信号、プルアップ
トランジスタ制御信号とプルダウントランジスタ制御信
号のうちの他方をこの順に出力することによって、ピッ
ト線間の電位差の増幅、センス増幅器からデータ線への
増幅した電位差の出力、ヒツト線のリストアをこの順に
行っているので、センス動作の開始から最終的に外部に
データを出力するまでの時間を従来に比べて短縮するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のダイナミック型半導体記
憶装置の構成を示すブロック図、第２図（ａ）　、　（
ｂ）はそれぞれ上記ダイナミック型半導体記憶装置の制
御信号のタイミングを示す図、第３図は上記ダイナミッ
ク型半導体記憶装置を示す回路図、第４図は従来のダイ
ナミック型半導体記憶装置を示す回路図、第５図は上記
従来のダイナミック型半導体記憶装置の制御信号のタイ
ミングを示す図である。 １・・・タイミング発生回路、２・・センスアンプ、３
・・・列アドレスデコーダ、４・・・トランスファゲー
ト、５・・・データ線、６・・・メインアンプ、７・・
・ビット線、８・・列アドレスデコーダ信号線、９・・
・プルダウントランンスタ活性化信号線、ｌＯ・・・プ
ルアップトランジスタ活性化信号線、１１・・・列アド
ルス信号線、２１−・・プルアップトランジスタ、２２
・・・プルダウントランジスタ。 特　許　出　願　人　　シャープ株式会社代　理　人　
弁理士　　青い　葆　はが１名〉 〉 つ

Claims (1)

【特許請求の範囲】
1. （１）ビット線に接続されたプルアップトランジスタと
   プルダウントランジスタとを有するセンス増幅器と、上
   記センス増幅器とデータ線との間に設けられたトランス
   ファゲートと、上記トランスファゲートを制御する列ア
   ドレスデコーダと、センス動作を開始すべきことを表わ
   す開始信号を受けて、この開始信号に基づいて上記プル
   アップトランジスタを活性化するプルアップトランジス
   タ制御信号、上記プルダウントランジスタを活性化する
   プルダウントランジスタ制御信号および上記列アドレス
   デコーダを活性化して上記トランスファゲートを導通さ
   せる列アドレスデコーダ制御信号をそれぞれ上記プルア
   ップトランジスタ、プルダウントランジスタ、列アドレ
   スデコーダに異なるタイミングで出力するタイミング発
   生回路を備えたダイナミック型半導体記憶装置であって
   、上記タイミング発生回路は、上記開始信号を受けた後
   、上記プルアップトランジスタ制御信号とプルダウント
   ランジスタ制御信号のうちの一方、列アドレスデコーダ
   制御信号、プルアップトランジスタ制御信号とプルダウ
   ントランジスタ制御信号のうちの他方をこの順に出力し
   て、上記ビット線間の電位差の増幅、上記センス増幅器
   からデータ線への増幅した電位差の出力、ビット線のリ
   ストアをこの順に行うことを特徴とするダイナミック型
   半導体記憶装置。