JPH047868A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH047868A JPH047868A JP2109086A JP10908690A JPH047868A JP H047868 A JPH047868 A JP H047868A JP 2109086 A JP2109086 A JP 2109086A JP 10908690 A JP10908690 A JP 10908690A JP H047868 A JPH047868 A JP H047868A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- memory cell
- potential
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000012360 testing method Methods 0.000 abstract description 13
- 230000006870 function Effects 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 241001556567 Acanthamoeba polyphaga mimivirus Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数の出力信号を検知し、−括して出力する
機能を備えた半導体装置に関する。
機能を備えた半導体装置に関する。
従来の技術
近年、ダイナミックＲＡＭの検査方法として、ＹＲＡＳ
（Ｒｏｗ Ａｄｒｅｓｓ ５ｅｌｅｃｔ） 、Ｉ
ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｒｅｓｓ ５ｅｌｅｃ
ｔ） 、およびＩＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ ）
の入力端子に特定の入力信号を印加し、複数の出力信号
を検知し、全て一致していれば、一つの出力端子から、
電源電位″ハイレベル″（以下”Ｈ′と記す）を出力し
、一致しなければ、接地電位−ロウレベノじ（以下“Ｌ
″と記す）を出力するというテストモード機能が利用さ
れるようになってきた。
（Ｒｏｗ Ａｄｒｅｓｓ ５ｅｌｅｃｔ） 、Ｉ
ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｒｅｓｓ ５ｅｌｅｃ
ｔ） 、およびＩＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ ）
の入力端子に特定の入力信号を印加し、複数の出力信号
を検知し、全て一致していれば、一つの出力端子から、
電源電位″ハイレベル″（以下”Ｈ′と記す）を出力し
、一致しなければ、接地電位−ロウレベノじ（以下“Ｌ
″と記す）を出力するというテストモード機能が利用さ
れるようになってきた。
以下、従来の半導体装置について説明する。
第３図は従来の半導体装置のテストモード回路のブロッ
ク図である。同図において、１は外部入力端子、２，３
はメモリーセルブロック、４はＮＡＮＤ回路、５はＯＲ
回路、６はＮＡＮＤ回路であり、入力端子１はスイッチ
８でテストモードに切り換わり、メモリセルブロック２
，３に並列に接続されている。メモリセルブロック２，
３からの出力１６．１７は、ＮＡＮＤＡＮＤ回路４回路
５にそれぞれ並列に入力し、ＮＡＮＤＡＮＤ回路４出力
１８、ＯＲ回路５の出力１９はそれぞれＮＡＮＤＡＮＤ
回路６しているＮＡＮＤＡＮＤ回路６はＡＮＤ回路９に
入力している。７はメモリセルブロック２，３．ＮＡＮ
ＤＡＮＤ回路４回路５およびＮＡＮＤＡＮＤ回路６めた
一つのブロックであり、７と同様な構成をしたブロック
からの出力２０〜２３がＡＮＤ回路９にそれぞれ入力し
ている。ＡＮＤ回路９の出力２４のうち一つはトランジ
スタ１２のゲート部に入力しており、もう一つはインバ
ータ１０を介して出力２５としてトランジスタ１３のゲ
ート部に入力している。トランジスタ１２のドレイン部
は電源１１に、ソース部は出力端子１４に接続されてお
り、トランジスタ１３のドレイン部は出力端子１４に、
ソース部は接地電源１５に接続されている。
ク図である。同図において、１は外部入力端子、２，３
はメモリーセルブロック、４はＮＡＮＤ回路、５はＯＲ
回路、６はＮＡＮＤ回路であり、入力端子１はスイッチ
８でテストモードに切り換わり、メモリセルブロック２
，３に並列に接続されている。メモリセルブロック２，
３からの出力１６．１７は、ＮＡＮＤＡＮＤ回路４回路
５にそれぞれ並列に入力し、ＮＡＮＤＡＮＤ回路４出力
１８、ＯＲ回路５の出力１９はそれぞれＮＡＮＤＡＮＤ
回路６しているＮＡＮＤＡＮＤ回路６はＡＮＤ回路９に
入力している。７はメモリセルブロック２，３．ＮＡＮ
ＤＡＮＤ回路４回路５およびＮＡＮＤＡＮＤ回路６めた
一つのブロックであり、７と同様な構成をしたブロック
からの出力２０〜２３がＡＮＤ回路９にそれぞれ入力し
ている。ＡＮＤ回路９の出力２４のうち一つはトランジ
スタ１２のゲート部に入力しており、もう一つはインバ
ータ１０を介して出力２５としてトランジスタ１３のゲ
ート部に入力している。トランジスタ１２のドレイン部
は電源１１に、ソース部は出力端子１４に接続されてお
り、トランジスタ１３のドレイン部は出力端子１４に、
ソース部は接地電源１５に接続されている。
第４図は第３図のタイミングクロック図であり、１６は
メモリセルブロック２からの出力、１７はメモリセルブ
ロック３からの出力、１８はＮＡＮＤＡＮＤ回路４．１
９はＯＲ回路５の出力、２０はＮＡＮＤＡＮＤ回路６．
２１〜２３はＡＮＤ回路９に入力する他のブロックから
の出力、２４はＡＮＤ回路９の出力、２５はＡＮＤ回路
９の出力からインバータ１０を介した出力であり、２６
は出力端子１４に出力される電位である。
メモリセルブロック２からの出力、１７はメモリセルブ
ロック３からの出力、１８はＮＡＮＤＡＮＤ回路４．１
９はＯＲ回路５の出力、２０はＮＡＮＤＡＮＤ回路６．
２１〜２３はＡＮＤ回路９に入力する他のブロックから
の出力、２４はＡＮＤ回路９の出力、２５はＡＮＤ回路
９の出力からインバータ１０を介した出力であり、２６
は出力端子１４に出力される電位である。
以上のように構成された半導体装置について、以下その
動作について説明する。
動作について説明する。
テストモードに入ると、スイッチ８によって、メモリセ
ルへの書き込みは、並列に複数同時に行われる。読み出
しの動作を以下に説明する。メモリセルブロック２から
の出力１６とメモリセルブロック３からの出力１７が両
方とも”Ｈ”ならば、ＮＡＮＤＡＮＤ回路４１８は”Ｌ
′になり、ＮＡＮＤＡＮＤ回路６２０は”Ｈ−になる。
ルへの書き込みは、並列に複数同時に行われる。読み出
しの動作を以下に説明する。メモリセルブロック２から
の出力１６とメモリセルブロック３からの出力１７が両
方とも”Ｈ”ならば、ＮＡＮＤＡＮＤ回路４１８は”Ｌ
′になり、ＮＡＮＤＡＮＤ回路６２０は”Ｈ−になる。
また出力１６と１７が両方とも”Ｌ“ならば、ＯＲ回路
５の出力１９力じＬ”となり、出力２０は上記と同様に
Ｈ−となる。−力出力１６と１７が一致しなければ、出
力１８．１９は両方゛Ｈ“になり、出力２０はＬ”にな
る。他のブロックも同様にして、出力２１〜２３から出
力されてくる。出力２０〜２３が全て一致して“Ｈｏが
出力されると、ＡＮＤ回路９の出力２４は”Ｈｏが出力
され、出力端子１４には電源１１の電位が出力される。
５の出力１９力じＬ”となり、出力２０は上記と同様に
Ｈ−となる。−力出力１６と１７が一致しなければ、出
力１８．１９は両方゛Ｈ“になり、出力２０はＬ”にな
る。他のブロックも同様にして、出力２１〜２３から出
力されてくる。出力２０〜２３が全て一致して“Ｈｏが
出力されると、ＡＮＤ回路９の出力２４は”Ｈｏが出力
され、出力端子１４には電源１１の電位が出力される。
−力出力２０〜２３のうち一つでも−Ｈ”になっていれ
ば、出力２４は”Ｌ−が出力し、トランジスタ１２は０
ＦＦＩ、、インバータ１０の出力２５が”Ｈｏになり、
トランジスタ１３力じＯＮ”し、出力端子１４には、接
地電源１５の電位が出力される。
ば、出力２４は”Ｌ−が出力し、トランジスタ１２は０
ＦＦＩ、、インバータ１０の出力２５が”Ｈｏになり、
トランジスタ１３力じＯＮ”し、出力端子１４には、接
地電源１５の電位が出力される。
発明が解決しようとする課題
しかしながら上記の従来の構成では、メモリセルブロッ
ク２，３からの出力１６．１７が”Ｈｏ−Ｌ−どちらで
も一致さえしていれば、出力端子１４には”Ｈｏが出力
されるため、誤動作していることを検知できないという
課題を有していた。
ク２，３からの出力１６．１７が”Ｈｏ−Ｌ−どちらで
も一致さえしていれば、出力端子１４には”Ｈｏが出力
されるため、誤動作していることを検知できないという
課題を有していた。
本発明は上記従来の課題を解決するもので、誤動作した
場合の検出能力を高める半導体装置を提供することを目
的とする。
場合の検出能力を高める半導体装置を提供することを目
的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は、メモ
リセルブロックから出力が”Ｈ”に一致した時と、−Ｌ
″に一致した時で出力端子に出力される電位に差をつけ
る構成を有している。
リセルブロックから出力が”Ｈ”に一致した時と、−Ｌ
″に一致した時で出力端子に出力される電位に差をつけ
る構成を有している。
作用
この構成によって、メモリセルの出力が”Ｈｏで一致し
ているのか、”Ｌ″で一致しているのかを区別すること
ができるため、半導体装置の検査能力を高めることがで
きる。
ているのか、”Ｌ″で一致しているのかを区別すること
ができるため、半導体装置の検査能力を高めることがで
きる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における半導体装置のブロッ
ク図、第２図は同半導体装置のタイミングクロック図で
ある。第１図において、３０はＡＮＤ回路、３１はＮＯ
Ｒ回路、２はＯＲ回路である。
ク図、第２図は同半導体装置のタイミングクロック図で
ある。第１図において、３０はＡＮＤ回路、３１はＮＯ
Ｒ回路、２はＯＲ回路である。
なお、１は入力端子、２．３はメモリセルブロック、８
はテストモード切り換え用のスイッチ、１１は電源、１
４は出力端子、１５は接地電源、１６はメモリセルブロ
ック２からの出力、１７はメモリセルブロック３からの
出力であり、これらは従来例の構成と同じである。また
３３はメモリセルブロック２，３．ＡＮＤ回路３０、Ｎ
ＯＲ回路３１およびＯＲ回路３２で構成された一つのブ
ロックであり、３４〜３６も同様の構成からなるブロッ
クである。３７．３８はＡＮＤ回路、３９はＮＡＮＤＡ
ＮＤ回路〜４２はトランジスタ、４３は電源１１とは電
位が異なる電源である。入力端子ｌはスイッチ８でテス
トモードに切り換わり、入力信号がブロック３３〜３６
のメモリーセルブロックに並列に入力される。メモリセ
ルブロック２，３の出力１６．１７はＡＮＤ回路３０と
ＮＯＲ回路３１に各々並列に入力し、ＡＮＤ回路３０の
出力４４のうち一つはＡＮＤ回路３７に入力し、もう一
つはＯＲ回路３２に入力する。
はテストモード切り換え用のスイッチ、１１は電源、１
４は出力端子、１５は接地電源、１６はメモリセルブロ
ック２からの出力、１７はメモリセルブロック３からの
出力であり、これらは従来例の構成と同じである。また
３３はメモリセルブロック２，３．ＡＮＤ回路３０、Ｎ
ＯＲ回路３１およびＯＲ回路３２で構成された一つのブ
ロックであり、３４〜３６も同様の構成からなるブロッ
クである。３７．３８はＡＮＤ回路、３９はＮＡＮＤＡ
ＮＤ回路〜４２はトランジスタ、４３は電源１１とは電
位が異なる電源である。入力端子ｌはスイッチ８でテス
トモードに切り換わり、入力信号がブロック３３〜３６
のメモリーセルブロックに並列に入力される。メモリセ
ルブロック２，３の出力１６．１７はＡＮＤ回路３０と
ＮＯＲ回路３１に各々並列に入力し、ＡＮＤ回路３０の
出力４４のうち一つはＡＮＤ回路３７に入力し、もう一
つはＯＲ回路３２に入力する。
ＮＯＲ回路３１の出力４５のうちの一つはＡＮＤ回路３
８に入力し、もう一つはＯＲ回路３２に入力する。０Ｒ
３２の出力４６はＮＡＮＤ回路３９に入力する。
８に入力し、もう一つはＯＲ回路３２に入力する。０Ｒ
３２の出力４６はＮＡＮＤ回路３９に入力する。
ＡＮＤ回路３７の出力４７はトランジスタ４０のゲート
部に接続されており、トランジスタ４０のドレイン部は
電源１１とは電位の興なる電源４３に接続され、ソース
部は出力端子１４に接続されている。ＡＮＤ回路３８の
出力４８はトランジスタ４１のゲート部に接続されてお
り、トランジスタ４１のドレイン部は電源１１に接続さ
れ、ソース部は出力端子１４に接続されている。ＮＡＮ
Ｄ回路３９の出力４９はトランジスタ４２のゲート部に
接続されており、トランジスタ４２のドレイン部は出力
端子１４に接続され、ソース部は接地電源１５に接続さ
れている。
部に接続されており、トランジスタ４０のドレイン部は
電源１１とは電位の興なる電源４３に接続され、ソース
部は出力端子１４に接続されている。ＡＮＤ回路３８の
出力４８はトランジスタ４１のゲート部に接続されてお
り、トランジスタ４１のドレイン部は電源１１に接続さ
れ、ソース部は出力端子１４に接続されている。ＮＡＮ
Ｄ回路３９の出力４９はトランジスタ４２のゲート部に
接続されており、トランジスタ４２のドレイン部は出力
端子１４に接続され、ソース部は接地電源１５に接続さ
れている。
第２図は第１図のタイミングクロック図であり、４４は
ＡＮＤ回路３０の出力、４５はＮＯＲ回路３１の出力、
４６はＯＲ回路３２の出力、４７はＡＮＤ回路３７の出
力、４８はＡＮＤ回路３８の出力、４９はＮＡＮＤ回路
３９の出力、５０は外部出力端子１４に出力される電位
である。
ＡＮＤ回路３０の出力、４５はＮＯＲ回路３１の出力、
４６はＯＲ回路３２の出力、４７はＡＮＤ回路３７の出
力、４８はＡＮＤ回路３８の出力、４９はＮＡＮＤ回路
３９の出力、５０は外部出力端子１４に出力される電位
である。
以上のように構成された本実施例の半導体装置について
、以下その動作を説明する。
、以下その動作を説明する。
ブロック３３を構成するメモリブロック２からの出力１
６とメモリセルブロック３からの出力１７が両方とも“
Ｈ″で一致する場合、ＡＮＤ回路３０の出力４４が”Ｈ
″になり、ＡＮＤ回路３７に入力される。ブロック３４
〜３６からも同様にして、ＡＮＤ回路３７に”Ｈ″が入
力されると、ＡＮＤ回路３７の出力４７が−Ｈ”になり
、トランジスタ４０がＯＮして出力端子１４には電源４
３の第一の電位が出力する。一方、ブロック３３を構成
するメモリセルブロック２からの出力１６とメモリセル
ブロック３からの出力１７が両方とも”Ｌ”で一致する
場合は、ＮＯＲ回路３１の出力が４５゛Ｈ″になり、Ａ
ＮＤ回路３８に入力される。同様にして、ブロック３４
〜３６からもＡＮＤ回路３８に−Ｈ”が入力されると、
ＡＮＤ回路３８の出力４８が”Ｈ”になり、トランジス
タ４１がＯＮして出力端子１４には電源１１の第二の電
位が出力する。また、ブロック３３と構成するメモリセ
ルブロック２の出力１６と、メモリセルブロック３の出
力１７が一致せず異なっている場合、ＡＮＤ回路３０の
出力４４とＮＯＲ回路３１の出力４５は共に”Ｌ”にな
り、ＯＲ回路３２に入力される。
６とメモリセルブロック３からの出力１７が両方とも“
Ｈ″で一致する場合、ＡＮＤ回路３０の出力４４が”Ｈ
″になり、ＡＮＤ回路３７に入力される。ブロック３４
〜３６からも同様にして、ＡＮＤ回路３７に”Ｈ″が入
力されると、ＡＮＤ回路３７の出力４７が−Ｈ”になり
、トランジスタ４０がＯＮして出力端子１４には電源４
３の第一の電位が出力する。一方、ブロック３３を構成
するメモリセルブロック２からの出力１６とメモリセル
ブロック３からの出力１７が両方とも”Ｌ”で一致する
場合は、ＮＯＲ回路３１の出力が４５゛Ｈ″になり、Ａ
ＮＤ回路３８に入力される。同様にして、ブロック３４
〜３６からもＡＮＤ回路３８に−Ｈ”が入力されると、
ＡＮＤ回路３８の出力４８が”Ｈ”になり、トランジス
タ４１がＯＮして出力端子１４には電源１１の第二の電
位が出力する。また、ブロック３３と構成するメモリセ
ルブロック２の出力１６と、メモリセルブロック３の出
力１７が一致せず異なっている場合、ＡＮＤ回路３０の
出力４４とＮＯＲ回路３１の出力４５は共に”Ｌ”にな
り、ＯＲ回路３２に入力される。
ＯＲ回路３２の出力４６には”Ｌ″が出力され、ＮＡＮ
Ｄ回路３９に入力される。同様にしてブロック３４〜３
６からもＮＡＮＤ回路３９に１つでもＬ”が入力すると
、ＮＡＮＤ回路３９の出力４９は”Ｈ”になり、トラン
ジスタ４２がＯＮして出力端子１４には接地電源１５の
第三の電位が出力される。
Ｄ回路３９に入力される。同様にしてブロック３４〜３
６からもＮＡＮＤ回路３９に１つでもＬ”が入力すると
、ＮＡＮＤ回路３９の出力４９は”Ｈ”になり、トラン
ジスタ４２がＯＮして出力端子１４には接地電源１５の
第三の電位が出力される。
以上のように本実施例によれば、メモリセルブロックか
らの出力が、全て”Ｈ”で一致している場合には、出力
端子１４には電源４３の第一の電位が出力し、メモリセ
ルブロックからの出力が全て”Ｌ−で一致している場合
には、出力端子１４には電源１１の第二の電位が出力し
、メモリセルブロックの出力が一つでも一致しなければ
、出力端子１４には接地電源１５の第三の電位が出力さ
れるために、これまでのテストモードの機能の仕様を変
更することなく、誤動作した場合の検知能力を高めるこ
とができる。
らの出力が、全て”Ｈ”で一致している場合には、出力
端子１４には電源４３の第一の電位が出力し、メモリセ
ルブロックからの出力が全て”Ｌ−で一致している場合
には、出力端子１４には電源１１の第二の電位が出力し
、メモリセルブロックの出力が一つでも一致しなければ
、出力端子１４には接地電源１５の第三の電位が出力さ
れるために、これまでのテストモードの機能の仕様を変
更することなく、誤動作した場合の検知能力を高めるこ
とができる。
なお、本発明の一実施例では、電源１１は従来例と同様
の電源を用いたが、電源４３．接地電源１５と異なって
さえいればよい。また電源４３も電源１１．接地電源１
５と異なってさえいればよいことは言うまでもない。
の電源を用いたが、電源４３．接地電源１５と異なって
さえいればよい。また電源４３も電源１１．接地電源１
５と異なってさえいればよいことは言うまでもない。
発明の効果
以上のように本発明は各メモリセルブロックがらの出力
信号を演算し、その結果に対応させて外部出力に電位差
を設けることにより、従来のテストモード機能の仕様を
変更することなく、半導体装置が誤動作した場合の検知
能力を高めることができる優れた半導体装置を実現でき
るものである。
信号を演算し、その結果に対応させて外部出力に電位差
を設けることにより、従来のテストモード機能の仕様を
変更することなく、半導体装置が誤動作した場合の検知
能力を高めることができる優れた半導体装置を実現でき
るものである。
第１図は本発明の一実施例における半導体装置の電気回
路図、第２図は同半導体装置のタイミングクロック図、
第３図は従来の半導体装置の電気回路図、第４図は同半
導体装置のタイミングクロック図である。 １・・・・・・入力端子（制御端子）、２．３・・・・
・・メモリセルブロック、１１・・・・・・電源（第二
の電位を与える電源）、１４・・・・・・出力端子、１
５・・・・・・接地電源（第三の電位を与える電源）、
１６．１７・・・・・・メモリセルブロック２，３から
の出力（メモリセルブロックからの信号）、４３・・・
・・・電源１１とは異なる電位の電源（第一の電位を与
える電源）。 代理人の氏名 弁理士 粟野重孝 ほか１名１ Ｘ
１’ｌｔ＄子（恰１ｆｆｉｌ＋ｊ！子）２．３ メモ
リセルブロック ７１・・ｔＩｌ：Ａ（にのｔＯＬ１手えるで５房９区 ミ ミ Ｊ な 平 −な 寄 憾 第 図 罎 に セ ミ に 冒 珂 々 嵩ｉン
。 〜 ８ 純
路図、第２図は同半導体装置のタイミングクロック図、
第３図は従来の半導体装置の電気回路図、第４図は同半
導体装置のタイミングクロック図である。 １・・・・・・入力端子（制御端子）、２．３・・・・
・・メモリセルブロック、１１・・・・・・電源（第二
の電位を与える電源）、１４・・・・・・出力端子、１
５・・・・・・接地電源（第三の電位を与える電源）、
１６．１７・・・・・・メモリセルブロック２，３から
の出力（メモリセルブロックからの信号）、４３・・・
・・・電源１１とは異なる電位の電源（第一の電位を与
える電源）。 代理人の氏名 弁理士 粟野重孝 ほか１名１ Ｘ
１’ｌｔ＄子（恰１ｆｆｉｌ＋ｊ！子）２．３ メモ
リセルブロック ７１・・ｔＩｌ：Ａ（にのｔＯＬ１手えるで５房９区 ミ ミ Ｊ な 平 −な 寄 憾 第 図 罎 に セ ミ に 冒 珂 々 嵩ｉン
。 〜 ８ 純
Claims (1)
- 複数のメモリセルブロックの制御端子に特定の制御信号
を印加した際に、複数のメモリセルブロックからの信号
を演算し、単一の出力端子に出力する回路をもち、前記
複数のメモリセルブロックからの信号の電位が全て電源
電位側で一致する場合には第一の電位を前記単一の出力
端子に出力し、前記複数のメモリセルブロックからの信
号の電位が全て接地電位側で一致する場合には第二の電
位を前記単一の出力端子に出力し、前記複数のメモリセ
ルブロックからの信号の電位が少なくとも一つは異なる
電位の場合には第三の電位を前記単一の出力端子に出力
する機能を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109086A JPH047868A (ja) | 1990-04-25 | 1990-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109086A JPH047868A (ja) | 1990-04-25 | 1990-04-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047868A true JPH047868A (ja) | 1992-01-13 |
Family
ID=14501241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109086A Pending JPH047868A (ja) | 1990-04-25 | 1990-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744904B1 (ko) * | 2006-09-30 | 2007-08-01 | 김두필 | 가구도어구조 |
| US7688658B2 (en) | 2007-04-19 | 2010-03-30 | Panasonic Corporation | Semiconductor device in which a plurality of memory macros are mounted, and testing method thereof |
-
1990
- 1990-04-25 JP JP2109086A patent/JPH047868A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744904B1 (ko) * | 2006-09-30 | 2007-08-01 | 김두필 | 가구도어구조 |
| US7688658B2 (en) | 2007-04-19 | 2010-03-30 | Panasonic Corporation | Semiconductor device in which a plurality of memory macros are mounted, and testing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7240253B2 (en) | Semiconductor storage device | |
| JPH04319600A (ja) | センス増幅器とラッチング回路との組合せ回路 | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| US7529318B2 (en) | Circuit and method for reducing noise interference in digital differential input receivers | |
| JP2003022694A (ja) | 半導体記憶装置 | |
| US9183949B2 (en) | Semiconductor device | |
| JPH0612896A (ja) | 半導体記憶装置 | |
| KR100392674B1 (ko) | 반도체 메모리 | |
| EP0456255B1 (en) | Dynamic memory device and method for screening the same | |
| KR970030584A (ko) | 반도체 기억장치 | |
| KR0177763B1 (ko) | 비트라인 프리차아지회로 | |
| JPH047868A (ja) | 半導体装置 | |
| US6643809B2 (en) | Semiconductor device and semiconductor device testing method | |
| US6611929B1 (en) | Test circuit for memory | |
| US6751139B2 (en) | Integrated circuit reset circuitry | |
| JP3192751B2 (ja) | 半導体装置 | |
| KR950001128B1 (ko) | 반도체기억장치 | |
| US5323359A (en) | Semiconductor memory device | |
| JP3919847B2 (ja) | 半導体記憶装置 | |
| JPH11328966A (ja) | 半導体記憶装置及びデータ処理装置 | |
| JPS6488998A (en) | Nonvolatile semiconductor memory | |
| KR100280390B1 (ko) | 메모리의 내부전압감지회로 | |
| KR100481827B1 (ko) | 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치 | |
| KR100560629B1 (ko) | 에코 클락 경로를 가지는 반도체 메모리 장치 | |
| JPH04281300A (ja) | 半導体装置 |