KR0177763B1 - 비트라인 프리차아지회로 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
스태틱 램의 비트라인 프리차아지회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
레이아웃 면적의 감소 및 속도증가를 꾀할 수 있는 스태틱 램의 비트라인 프리차아지회로를 제공함에 있다.
3. 발명의 해결방법의 요지
다수개의 비트라인쌍들과, 상기 비트라인쌍들 사이에 각기 접속된 메모리 쎌들과, 외부로부터 인가되는 어드레스신호의 천이를 감지하여 감지펄스신호로 출력하는 어드레스 천이 검출회로를 구비하는 스태틱 램의 비트라인 프리차아지회로에 있어서; 전원전압과 접지전압 사이에 접속된 제1 및 제2 임피던스의 사이에 접속되어 상기 제1 및 제2 임피던스의 비에 의해 결정되는 비트라인제어신호를 독출과 기입동작시에 동일한 레벨의 전압이거나 다른 레벨의 전압으로 출력하는 비트라인제어신호 발생회로와; 상기 전원전압과 상기 비트라인쌍 사이에 각기 채널이 직렬로 접속되고, 상기 비트라인제어신호에 의해 게이트가 제어되는 복수의 프리차아지 트랜지스터들로 구성한다.
4. 발명의 중요한 용도
고집적 스태틱 램에 적합하게 사용된다.

Description

비트라인 프리차아지회로
제1(a)도 내지 제1(c)도는 종래의 기술에 따라 구성된 비트라인제어신호 발생회로 및 비트라인제어회로를 개략적으로 나타낸 도면.
제2도는 제1도에 도시된 여러 제어신호들의 타이밍도.
제3(a)도는 어드레스 천이 검출방식에 대한 블록 구성도.
제3(b)도는 본 발명의 바람직한 실시예에 따른 비트라인 프리차아지 제어신호 발생회로의 기능블록 구성도.
제3(c)도는 본 발명의 실시예에 따른 비트라인 프리차아지 회로 구성도.
제4도는 본 발명의 실시예에 따라 구성된 비트라인 제어신호 발생 회로도.
제5도는 제3(a)도 내지 제3(c)도 및 제4도의 회로들의 동작을 설명하기 위한 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱 반도체 메모리 장치의 비트라인 프리차아지회로에 관한 것이다.
일반적으로 비트라인 프리차아지 방식에 있어서, 어드레스 천이 검출회로의 출력에 의해 제어되는 펄스 프리차아지 트랜지스터와, 항시 턴온되어 있는 스태틱(Static) 프리차아지 트랜지스터로 되어 있는 것이 스태틱 램의 전형적인 방식이다. 상기 스태틱 프리차아지 트랜지스터는 소비 전류의 대소와 스피드에 따라 그 크기가 결정되기 때문에 상당히 중요하게 된다. 또한 롱(Long)싸이클 동작시에는 비트라인에 프리차아지 되어있던 차아지들이 비트라인 누설전류(Leakage Current)에 의해 저하되게 된다. 이는 오동작의 원인이 될 수 있기 때문에 스태틱 프리차아지 트랜지스터를 사용하는 것은 필수 불가결하다. 그러므로 상기와 같은 동작을 구현하기 위한 프리차아지 트랜지스터들을 각각의 비트라인에 배치하는 경우는 레이아웃 면적이 크게 되는 단점이 있다.
제1(a)~1(c)도는 종래의 스태틱 램에서 사용되는 프리차아지 회로의 구성 및 그 제어신호를 발생하는 회로를 간략하게 도시하고 있다. 제1(a)도를 참조하면, 어드레스버퍼 10은 외부의 어드레스신호를 인가받아 어드레스신호를 발생하고, 어드레스 상태 천이 검출회로 11은 상기 어드레스신호를 인가받아 펄스신호 PULSE를 출력한다.
제1(b)도에 도시된 바와 같이, 낸드게이트 12와 13은 블록선택신호 BSI와 제1(a)도의 어드레스 천이검출회로 11에서 출력되는 펄스신호 PULSE 및, 기입(Write)인에이블신호에 응답하여 비트라인제어신호를을 각각 출력한다.
제1(c)도에 도시된 바와 같이, 상기 비트라인제어신호는 피모오스 트랜지스터들 15A, 15B의 게이트에 인가되고, 상기 비트라인제어신호는 피모오스 트랜지스터들 14A, 14B의 게이트에 인가된다. 교차접속되어 있는 피모오스 트랜지스터 17과 18은 비트라인 BL과 상보비트라인으로 인가되는 전압에 의해 제어된다. 상기 피모오스 트랜지스터 17과 18은 기입동작시 턴오프되는 스태틱 프리차아지 트랜지스터이다. 그리고 피모오스 트랜지스터 15A와 15B는 통상적으로 상기 피모오스 트랜지스터 14A와 14B에 비하여 상대적으로 크게 되어 있다.
제1(a)도에 도시된 어드레스 버퍼 10의 출력을 인가받는 어드레스 상태 천이 검출회로 11의 출력인 펄스신호 PULSE에 의해 제어되는 비트라인제어신호에 제어를 받는 피모오스 트랜지스터 15A와 15B는 기입(Write)모드에서만 동작하고, 피모오스 트랜지스터 14A와 14B는 독출(Read)모드에서만 스태틱하게 턴온된다. 그리고 피모오스 트랜지스터 17과 18은 비트라인 BL과 상보비트라인사이에 서로 교차접속되어 기입(Write)시 롱 싸이클 모드에서의 비트라인 레벨 저하를 보상한다.
제2도는 제1(a)도 내지 제1(c)도에 도시된 회로들의 비트라인 프리차아지 동작을 설명하기 위한 타이밍도이다. 제2도에서는 기입사이클(write cycle)후 독출사이클(read cycle)이 후속되는 것을 보여주고 있다. 제2도를 참조하면, 외부 어드레스 XAi의 천이를 검출하는 어드레스 상태 천이 검출회로 11의 출력인 펄스신호 PULSE가 논리 하이레벨로 인에이블되면 낸드게이트 12는 액티브 로우상태의 비트라인제어신호를 발생한다. 상기 비트라인제어신호에 의해 프리차아지 트랜지스터인 피모오스 트랜지스터 15A와 15B가 턴온되어 비트라인 BL,이 프리차아지된다.
기입동작시 즉 외부 기입인에이블신호는 제2도에 도시된 바와 같이, 로우레벨이 되므로 비트라인제어신호은 하이레벨이 된다. 이에 의해 상기 프리차아지 트랜지스터인 피모오스 트랜지스터 14A와 14B가 턴오프되어 비트라인 디벨로프가 강하게 일어난다. 이때 롱 싸이클 모드가 되면, 비트라인 전류 누설에 의해 비트라인 레벨이 저하되게 되는데, 이를 교차 접속된 피모오스 트랜지스터 17과 18이 보상하게 된다. 상기와 같이 비트라인을 프리차아지 하는데 있어 속도 및 소비전류 등을 고려하게 되면, 프리차아지 트랜지스터를 제어하는데 복잡하게 되고 또한 레이아웃 면적 역시 크게되는 단점이 있다.
따라서, 본 발명의 목적은 레이아웃면적을 감소시킬 수 있는 스태틱 램의 비트라인 프리차아지회로를 제공함에 있다.
본 발명의 다른 목적은 프리차아지의 속도증가 및 소비전류의 감소를 구현할수 있는 스태틱 램의 비트라인 프리차아지회로를 제공함에 있다. 상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 본 발명은, 다수개의 비트라인쌍들과, 상기 비트라인쌍들 사이에 각기 접속된 메모리 쎌들과, 외부로부터 인가되는 어드레스신호의 천이를 감지하여 감지펄스신호로 출력하는 어드레스 천이 검출회로를 구비하는 스태틱 램의 비트라인 프리차아지회로에 있어서 : 전원전압과 접지전압 사이에 접속된 제1 및 제2 임피던스의 사이에 접속되어 상기 제1 및 제2 임피던스의 비에 의해 결정되는 비트라인제어신호를 독출과 기입 동작시에 동일한 레벨의 전압이거나 다른 레벨의 전압으로 출력하는 비트라인제어신호 발생회로와; 상기 전원전압과 상기 비트라인쌍 사이에 각기 채널이 직렬로 접속되고, 상기 비트라인제어신호에 의해 게이트가 제어되는 복수의 프리차아지 트랜지스터들로 구성함을 특징으로 한다.
또한 본 발명은, 다수개의 비트라인쌍들과, 상기 비트라인쌍들 사이에 각기 접속된 메모리 쎌들과, 외부로부터 인가되는 어드레스신호의 천이를 감지하여 감지펄스신호로 출력하는 어드레스 천이 검출회로를 구비하는 스태틱 램의 비트라인 프리차아지회로에 있어서: 상기 감지펄스신호에 응답하여 전원전압에서 문턱전압을 뺌에 의해 얻어지는 전압과 접지전압 간의 범위에서 동작하는 비트라인제어신호를 출력하는 비트라인제어신호 발생부와; 상기 전원전압과 상기 비트라인쌍 사이에 각기 채널이 직렬로 접속되고, 상기 비트라인제어신호에 의해 게이트가 제어되는 다수개의 프리차아지 트랜지스터들로 구성함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제3(a)도는 어드레스 천이 검출방식에 대한 블록 구성도이고, 제3(b)도는 본 발명의 바람직한 실시예에 따른 비트라인 프리차아지 제어신호 발생회로의 기능블록 구성도이며, 제3(c)도는 본 발명의 실시예에 따른 비트라인 프리차아지 회로 구성도이다.
제3(a)도에서, 어드레스버퍼 10은 외부의 어드레스신호를 인가받아 내부 어드레스신호를 발생하며, 어드레스상태 천이 검출회로 11은 상기 내부 어드레스신호를 인가받아 펄스신호 NPULSE를 출력한다. 제3(b)도와 제3(c)도를 참조하면, 임피던스 19와 20의 비트라인제어신호의 레벨을 결정하고, 상기 결정된 비트라인제어신호의 레벨에 의해서 프리차아지 트랜지스터인 피모오스 트랜지스터 30과 40이 제어된다.
제4도는 본 발명의 실시예에 따른 비트라인제어신호를 발생하기 위한 구체 회로를 보여주고 있다. 제4도를 참조하면, 제4도의 비트라인 제어신호발생회로 26은, 전원전압과 접지전압 사이에 채널들이 직렬로 접속된 트랜지스터들 21~23과, 상기 트랜지스터 22의 드레인과 상기 트랜지스터 23의 드레인이 접속된 출력단자와 접지전원 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터들 24, 25로 구성되어 있다. 상기 트랜지스터 21과 22는 피모오스 트랜지스터이고, 트랜지스터 23은 엔모오스 트랜지스터이다. 피모오스 트랜지스터 21의 게이트는 피모오스 트랜지스터 22의 소오스와 노드 N1에서 접속되고, 상기 피모오스 트랜지스터 22와 상기 엔모오스 트랜지스터 23의 게이트들이 공통 접속된 입력노드를 통하여 전기한 펄스신호 NPULSE를 인가받는다. 제3(a)도 내지 제3(c)도, 제4도의 회로에 동작설명은 제5도가 함께 참조되어 하기에서 상세히 설명될 것이다.
외부 어드레스 천이를 검출한 상기 어드레스 상태 천이 검출회로 11의 출력인 펄스신호 NPULSE는 비트라인제어신호 발생회로 26의 입력노드에 인가된다. 하이레벨의 펄스신호 NPULSE는 비트라인제어신호 발생회로 26의 엔모오스 트랜지스터 23을 턴온시켜서 비트라인제어신호를 로우레벨 상태로 되게한다. 그 결과 제3(c)도에 도시된 프리차아지 트랜지스터 30과 40이 턴온된다. 피모오스 트랜지스터 21의 드레인과 피모오스 트랜지스터 22의 소오스가 접속된 노드 N1에서는 전원전압 Vcc에서 문턱전압 Vt를 뺌에 의해서 얻어지는 전압 VCC-Vt로 풀업된다. 트랜지스터들 24,25는 비트라인제어신호의 전압레벨을 조절하기 위한 수단으로서, 비트라인제어신호의 전압레벨은 제1임피던스로 형성하는 피모오스 트랜지스터들 21,22와 제2임피던스로 형성되는 트랜지스터들 24,25의 임피던스 비에 의해 결정된다. 그러므로 상기 피모오스 트랜지스터 21,22는 제3(b)도에 도시된 임피던스 19에 대응되는 것이고, 트랜지스터 23,24,25는 제3(b)도에 도시된 임피던스 20에 대응되는 것이다. 본 발명의 실시예에서는 비트라인제어신호의 하이레벨을 전압 VCC-Vt로 제어는 것이다.
그러므로, 상기 비트라인제어신호는 VCC-Vt로 제어되어 프리차아지 트랜지스터 30과 40의 게이트를 제어하고 그 결과 소비 전류를 제어 할 수 있게 된다. 비트라인제어신호의 전압은 펄스신호 NPULSE가 하이레벨일 때를 제외하고는 항상 VCC-Vt로 되어 프리차아지 트랜지스터 30과 40의 게이트를 제어한다. 제5도에 도시한 바와 같이 상기 펄스신호 NPULSE가 하이레벨이 될 경우에는, 트랜지스터 22는 턴오프되고 트랜지스터 23은 턴온되므로, 비트라인제어신호는 로우상태로 된다. 그 결과 프리차아지 트랜지스터 30 및 40은 턴온된다.
이러한 방법으로 본 발명은 프리차아지 트랜지스터 30과 40의 전류를 비트라인제어신호에 의해 제어하기 때문에 종래의 스태틱 프리차아지 트랜지스터에 의한 제어 방식과 동일한 효과를 가진다. 제5도에서는 어드레이상태 천이 XAi, 워드라인 WL과 기입인에이블신호등의 신호들에 대응하는 동작을 보여주고 있다. 중요한 것은 본 발명의 회로에서는 각 비트라인 프리차아지를 위해서 두 개의 트랜지스터만 필요로 한다는 것으로 제1(c)도에 도시된 바와 같은 종래기술에 비해서 훨씬 적은 수로 구현하였음을 알 수 있다. 상기한 바와 같이 본 발명에 따르면, 레이아웃면적을 감소시킬 수 있는 효과가 있다. 또한 프리차아지의 속도증가 및 소비전류의 감소를 구현할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (7)

  1. 다수개의 비트라인쌍들과, 상기 비트라인쌍들 사이에 각기 접속된 메모리 쎌들과, 외부로부터 인가되는 어드레스신호의 천이를 감지하여 감지펄스신호로 출력하는 어드레스 천이 검출회로를 구비하는 스태틱 램의 비트라인 프리차아지회로에 있어서: 전원전압과 접지전압 사이에 접속된 제1 및 제2 임피던스의 사이에 접속되어 상기 제1 및 제2 임피던스의 비에 의해 결정되는 비트라인제어신호를 독출과 기입 동작시에 동일한 레벨의 전압이거나 다른 레벨의 전압으로 출력하는 비트라인제어신호 발생회로와; 상기 전원전압과 상기 비트라인쌍 사이에 각기 채널이 직렬로 접속되고, 상기 비트라인제어신호에 의해 게이트가 제어되는 복수의 프리차아지 트랜지스터들로 구성함을 특징으로 하는 스태틱 램의 비트라인 프리차아지회로.
  2. 제1항에 있어서, 상기 제1 및 제2 임피던스는 저항으로 구성됨을 특징으로 하는 스태틱 램의 비트라인 프리차아지회로.
  3. 제1항에 있어서, 상기 프리차아지 트랜지스터들은 피모오스 트랜지스터들임을 특징으로 하는 스태틱 램의 비트라인 프리차아지회로.
  4. 다수개의 비트라인 쌍들과, 상기 비트라인쌍들 사이에 각기 접속된 메모리 쎌들과, 외부로부터 인가되는 어드레스 신호의 천이를 감지하여 감지펄스신호로 출력하는 어드레스 천이 검출회로를 구비하는 스태틱 램의 비트라인 프리차아지회로에 있어서; 상기 감지펄스신호에 응답하여 전원전압에서 문턱전압을 뺌에 의해 얻어지는 전압과 접지전압 간의 범위에서 동작하는 비트라인제어신호를 출력하는 비트라인제어신호 발생부와; 상기 전원전압과 상기 비트라인쌍 사이에 각기 채널이 직렬로 접속되고, 상기 비트라인 제어신호에 의해 게이트가 제어되는 다수개의 프리차아지 트랜지스터들로 구성함을 특징으로 하는 스태틱 램의 비트라인 프리차아지회로.
  5. 제4항에 있어서, 상기 비트라인제어신호 발생부는 상기 전원전압과 접지전압 사이에 채널들이 직렬로 접속된 제1~제3트랜지스터들과, 상기 제2트랜지스터의 드레인과 상기 제3트랜지스터의 드레인이 접속된 출력단자 즉 상기 비트라인제어신호단자와 접지전원 사이에 채널이 직렬로 접속된 제1 및 제2엔모오스 트랜지스터로 구성되며, 상기 제1트랜지스터의 게이트는 상기 제2트랜지스터의 소오스와 접속되고, 상기 제2트랜지스터와 상기 제3트랜지스터의 게이트들이 접속된 노드를 통하여 상기 감지펄스신호를 인가받는 것을 특징으로 하는 스태틱 램의 비트라인 프리차아지회로.
  6. 제4항에 있어서, 상기 프리차아지 트랜지스터들은 피모오스 트랜지스터들임을 특징으로 하는 스태틱 램의 비트라인 프리차아지회로.
  7. 제5항에 있어서, 상기 제1 및 제2트랜지스터는 피모오스 트랜지스터이고, 상기 제3트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 스태틱 램의 비트라인 프리차아지회로.
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