DE10062110B4 - Integrierter Speicher mit einem Zellenfeld und Ladungsausgleichseinrichtungen sowie Verfahren zum beschleunigten Schreiben eines Datums in einen integrierten Speicher - Google Patents

Abstract

Verfahren zum Schreiben eines Datums in eine adressierte Speicherzelle (3) eines Speicherzellenfeldes, das adressierbare Spaltenleitungen (2) und adressierbare Zeilenleitungen (1), an jeweils zwei benachbarte Spaltenleitungen (2) angeschlossene Verstärkerschaltungen (6) und an jeweils zwei benachbarte Spaltenleitungen (2) angeschlossene Ladungsausgleichseinrichtungen (2,7) zum Ladungsausgleich auf den Spaltenleitungen (2) aufweist, wobei bei deaktivierten Zeilenleitungen alle Ladungsausgleichseinrichtungen (2,7) so geschaltet werden, dass die jeweils benachbarten Spaltenleitungen gleiches Potential annehmen, gekennzeichnet durch folgende Schritte:
a) Aktivieren einer adressierten Zeilenleitung (1);
b) Abschalten der Verstärkerschaltung (6) an der adressierten Spaltenleitung (2);
c) Ausgleichen des Ladungspotentials auf der adressierten Spaltenleitung (2) mit der entsprechenden Ladungsausgleichseinrichtung (2, 7); und
d) Einschalten der Verstärkerschaltung (6) an der adressierten Spaltenleitung (2), um das Datum in die adressierte Speicherzelle (3) zu schreiben.

Description

• Integrierter Speicher mit einem Zellenfeld und Ladungsausgleichseinrichtungen sowie Verfahren zum beschleunigten Schreiben eines Datums in einen integrierten Speicher Die Erfindung betrifft einen integrierten Speicher mit einem Zellenfeld mit adressierbaren Spaltenleitungen und adressierbaren Zeilenleitungen und mit einer Ladungsausgleichseinrichtung. Die Erfindung betrifft weiterhin ein Verfahren zum Schreiben eines Datums in eine Speicherzelle eines integrierten Speichers mit adressierbaren Spaltenleitungen und adressierbaren Zeilenleitungen, mit Verstärkerschaltungen und mit einer Ladungsausgleichseinrichtung.
• Bei dynamischen Speicherbausteinen herkömmlicher Bauart unterscheiden sich Schreibzugriff und Lesezugriff auf den Speicher u. a. dadurch, zu welchem Zeitpunkt jeweils Schreib- und Lesedaten auf den (externen) Datenleitungen anliegen. Beim Schreiben werden die Daten im wesentlichen gleichzeitig mit dem Schreibbefehl und der Adresse, auf die geschrieben werden soll, auf den Spaltenleitungen bereitgestellt. Beim Lesen wird dagegen eine gewisse Zeit (Leselatenz) benötigt, um nach dem Lesebefehl die Daten im Speicher zu lokalisieren (Adressdecodierung), die gespeicherte Ladung auszulesen, das Signal zu verstärken und zu den Datenleitungen zu transportieren. Hierdurch entstehen, wenn zwischen Schreiben und Lesen umgeschaltet wird, im Datenstrom zum/vom Speicher Lücken, in denen keine Daten auf den Datenleitungen anliegen.
• Diese Lücken im Datenstrom werden üblicherweise weitestgehend dadurch vermieden, indem das Anlegen der Schreibdaten an die Datenleitung künstlich verzögert wird (Schreiblatenz). Dies wird deshalb durchgeführt, um z. B. noch Daten eines vorherigen Lesebefehls auf den Datenleitungen lesen zu können, während bereits ein Schreibkommando gesendet wird. Zusätzlich zu der Leselatenz wird also auch eine Schreiblatenz vorgesehen.
• Schreiblatenz und Leselatenz sind vorzugsweise annähernd (im wesentlichen) gleich groß, um einen kontinuierlichen Datenstrom vom und zum Speicher zu gewährleisten. Da beim Auslesen der Daten erst nach Ablauf der Leselatenz-Zeit die Datenleitungen wieder freigegeben werden, können erst zu diesem Zeitpunkt die Datenleitungen mit Schreibdaten belegt werden. Da jedoch der Transport der Schreibdaten von den Datenleitungen zu den Speicherzellen sowie das Umladen der Spaltenleitung eine zeitliche Verzögerung mit sich bringt, entsteht eine Lücke im Datenstrom auf den externen Datenleitungen.
• Aus der Druckschrift DE 198 44 479 C1 ist ein integrierter Speicher, insbesondere ein SRAM-Speicher, mit einem differenziellen Leseverstärker beschrieben. Der integrierte Speicher weist beschreibbare Speicherzellen auf, die an Bitleitungen angeordnet sind. Die Bitleitungen sind paarweise mit dem differenziellen Verstärker verbunden, über den bei einem Lesezugriff auszulesende Daten von den Speicherzellen nach außerhalb des Speichers und bei einem Speicherzugriff einzuschreibende Daten außerhalb des Speichers zu den Speicherzellen übertragen werden. Weiterhin weist der integrierte Speicher eine Ladungsausgleichseinrichtung zum Vorladen der Bitleitungen auf ein bestimmtes Potential auf. Gesteuert durch das von einer Steuereinheit generierte Steuersignal werden die Bitleitungen zu Beginn des Schreibzugriffs auf das Vorladepotential vorgeladen. Zwischen den beiden Bitleitungen befindet sich weiterhin eine weitere Ausgleichseinrichtung, die über ein Ausgleichssignal über die Steuereinheit ansteuerbar ist. Die weitere Ausgleichseinrichtung wird entsprechend nur während des Lesezugriffs aktiviert, um die Potentiale der Bitleitungen auszugleichen.
• Die Druckschrift US 5,754,487 A offenbart ein Schreibverfahren für einen SRAM-Speicher, bei dem zu Beginn eines Schreibvorgangs ein Ladungsausgleich auf einer Bitleitung auf ein niedriges Potential erfolgt und noch während des Ladungsausgleichs die Zeilenleitung aktiviert wird.
• Es ist Aufgabe dieser Erfindung, einen verbesserten Speicher und ein verbessertes Verfahren zum Beschreiben des Speichers vorzusehen.
• Diese Aufgabe wird durch das Verfahren nach Anspruch 1 und den integrierten Speicher nach Anspruch 6 gelöst. Weitere vorteilhafte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
• Der Erfindung liegt zugrunde, dass das Schreiben eines Datums in eine dynamische Speicherzelle über eine Spaltenleitung schneller abläuft, wenn sich die Spaltenleitung und die daran befindliche Speicherkapazität auf einem Potential zwischen den jeweiligen Spannungspotentialen für den High- und dem Low-Zustand befindet. Auf diese Weise kann die Zeit zum Umladen der betreffenden Spaltenleitung und der betreffenden Speicherkapazität reduziert werden. So benötigt z. B. eine Umladung von einem hohen Spannungspotential auf ein niedriges Spannungspotential, was z. B. einem Wechsel des auf der Spaltenleitung anliegenden Datums von einem High-Zustand auf einen Low-Zustand entspricht, mehr Zeit, als eine Umladung der Spaltenleitung von einem dazwischenliegenden mittleren Span nungspotential auf ein hohes bzw. niedriges Spannungspotential.
• Da immer die längste Umladezeit, die während des Schreibvorgangs auftreten kann, die Gesamt-Schreibzeit bestimmt, ist die zeitliche Verzögerung beim Schreiben durch eine Umladung einer Datenleitung von einem High- zu einem Low-Zustand bzw. umgekehrt festgelegt.
• Das Potential, das zwischen dem hohen und niedrigem Potential liegt, erhält man mit Hilfe einer Ladungsausgleichseinrichtung, die gemäß einem Steuersignal eine der Spaltenleitungen mit einem Ladungsausgleichselement kurzschließt, so dass sich die dort befindlichen Ladungen ausgleichen. Vorzugsweise wird als Ladungsausgleichselement eine weitere Spaltenleitung, besonders bevorzugt eine benachbarte Spaltenleitung verwendet, die nicht über eine Speicherzelle an die adressierte Zeilenleitung angeschlossen ist.
• Die Ladungsunterschiede auf den Spaltenleitungen entstehen, weil zuvor die auf den benachbarten Spaltenleitungen befindlichen Ladungen durch eine Vorverstärkerschaltung differentiell auseinandergezogen wurden. Dabei wird die Spaltenleitung, an der sich die auszulesende Speicherzelle befindet, auf ein Potential gezogen, das dem Inhalt der Speicherzelle, hohes Ladungsniveau für eine gespeicherte logische „1" bzw. niedriges Ladungsniveau für eine gespeicherte logische „0", entspricht. Die dazu benachbarte Spaltenleitung wird auf ein anderes Potential gezogen, das dem invertiertem Inhalt der auszulesenden Speicherzelle entspricht. Durch das Ausgleichen der Ladung durch die Ladungsausgleicheinrichtungen unmittelbar vor einem Schreibvorgang wird vorteilhaft erreicht, dass beim Beschreiben einer Speicherzelle weniger Ladung umgeladen werden muss, und dadurch die dafür erforderliche Zeit reduziert wird.
• Bei herkömmlichen Speichern ist es bislang üblich, Ladungsausgleichseinrichtungen zwischen benachbarten Spaltenleitungen vorzusehen, die gemeinsam angesteuert werden, wenn keine der Zeilenleitungen adressiert ist. Dies ist notwendig, um die benachbarten Spaltenleitungen vor einem Lesevorgang auf gleiches Potential zu ziehen, um beim anschließenden erneuten Lesen die geringen Ladungsunterschiede, die durch das Zuschalten der Ladung eines Speicherkondensators auf die jeweilige Spaltenleitung entstehen, durch die Vorverstärkerschaltung detektieren zu können.
• Gemäß der Erfindung werden die in konventionellen Speichern üblichen Ladungsausgleichseinrichtungen durch eine Steuereinrichtung gesteuert. Während der Schreiblatenz-Zeit sind die zu beschreibenden Speicherzellen bereits durch die Zeilenleitungen adressiert. Ein Aktivieren aller Ladungsausgleichseinrichtungen hätte nun zur Folge, dass alle an den aktivierten Zeilenleitungen befindlichen Speicherzellen gelöscht würden, ohne dass alle gelöschten Speicherzellen nachfolgend mit neuen Inhalten beschrieben würden.
• Dies wird nun erfindungsgemäß dadurch vermieden, indem die Ladungsausgleichseinrichtungen getrennt angesteuert werden. Auf diese Weise wird nur der Speicherkondensator und die Spaltenleitungen mit einem ausgeglichenen Potential versehen, dessen zugehörige Speicherzelle beschrieben werden soll.
• Weiterhin kann vorteilhaft vorgesehen sein, dass nach einem Schreibvorgang zunächst die Zeilenleitungen deaktiviert werden und anschließend alle an den Spaltenleitungen befindlichen Ladungsausgleichseinrichtungen aktiviert werden, so dass sich die Spannungspotentiale auf allen Spaltenleitungen mit jeweils ihren benachbarten Spaltenleitungen ausgleichen. Auf diese Weise werden die Spaltenleitungen für einen nachfolgenden Lesevorgang vorbereitet, und es kann vermieden werden, dass die auf den Spaltenleitungen befindliche Ladung die aus den Speicherzellen auszulesende Ladung überdeckt, so dass diese nicht mehr zuverlässig detektiert werden kann.
• Die jeweils benachbarten Spaltenleitungen sind mit einer Verstärkerschaltung verbunden, die die kleinen Ladungsunterschiede, die nach einem Auslesen eines Speicherkondensators auf den Spaltenleitungen auftreten, verstärken, so dass diese für eine nachfolgende Logik erkennbar sind.
• Die Erfindung wird im folgenden anhand der Zeichnungen näher erläutert. Es zeigen:
• 1 ein Blockschaltbild eines erfindungsgemäßen integrierten Speichers; und
• 2 ein Ablaufdiagramm eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens.
• 1 zeigt ein Blockdiagramm eines integrierten Speichers mit Zeilenleitungen 1 und Spaltenleitungen 2. Jede Zeilenleitung 1 weist an den Kreuzungspunkten mit jeder zweiten Spaltenleitung 2 Speicherzellen 3 auf, die jeweils einen Speichertransistor 4 und einen Speicherkondensator 5 umfassen. Dies ist notwenig, damit beim Adressieren einer Speicherzelle 3 durch eine Zeilenleitung 1 nicht gleichzeitig zwei Speicherzellen 3 an zwei zueinander benachbarten Spaltenleitungen angesprochen werden. Die Speicherzellen 3 befinden sich bei einer dazu benachbarten Zeilenleitung 1 versetzt an den Spaltenleitungen 2 angeordnet, so dass auch jede Spaltenleitung 2 nur an den Kreuzungspunkten mit jeder zweiten Zeilenleitung 1 Speicherzellen 3 aufweist. Beim Auslesen einer der Speicherzellen 3 wird diese über die betreffende Zeilenleitung 1 adressiert, in dem der Speichertransistor 4 geöffnet wird, so dass die im Speichertransistor 5 gespeicherte Ladung eine Ladungsänderung auf der Spaltenleitung 2 bewirkt.
• An jeweils zwei benachbarten Spaltenleitungen 2 ist eine Vorverstärkerschaltung 6 angeschlossen, die einen Potentialun terschied auf den benachbarten Spaltenleitungen verstärkt und die benachbarten Spaltenleitungen 2 auf verschiedene Spannungspotentiale zieht und den Potentialunterschied erhöht. Das Vorzeichen des Differenzpotentials zwischen den benachbarten Spaltenleitungen 2 ist einem bestimmten, in der Speicherzelle 3 gespeicherten Datum zugeordnet. Damit jedoch der Inhalt einer Speicherzelle 3 ausgelesen werden kann, müssen die Spannungspotentiale der benachbarten Spaltenleitungen 2 vor dem Öffnen des Speichertransistors 4, d. h. vor dem Aktivieren der Zeilenleitung 1, gleich sein. Dies wird dadurch erreicht, dass alle Zeilenleitungen 1 jeweils nach Abschluss eines Schreibvorgangs bzw. eines Lesevorgangs aus einer oder mehreren Speicherzellen 3 einer Zeilenleitung 1 deaktiviert werden und dass parallel zu den Vorverstärkern an die benachbarten Spaltenleitungen 2 angeschlossene Ausgleichstransistoren 7 auf Durchlass geschaltet werden, so dass sich die Ladungen jeweils auf den benachbarten Spaltenleitungen 2 ausgleichen. Sollen Daten nacheinander aus mehreren Speicherzellen 3 einer Zeilenleitung 1 ausgelesen werden, so wird die Zeilenleitung 1 erst deaktiviert und der Ladungsausgleich durchgeführt, wenn alle betreffenden Speichrzellen 3 ausgelesen sind.
• Die Ausgleichstransistoren 7 sind mit einer Steuereinrichtung 8 verbunden, die die Ausgleichstransistoren 7 nach jedem Schreib- bzw. Lesevorgang und nach dem Deaktivieren aller Zeilenleitungen 1 auf Durchlass schaltet, um so die Spaltenleitungen 2 bezüglich ihrer benachbarten Spaltenleitungen auf gleiches Potential zu legen. Die Vorverstärkerschaltungen 6 sind über eine Schaltleitung 14 ebenfalls mit der Steuereinrichtung 8 verbunden, so dass die Vorverstärkerschaltungen 6 beim Einschalten der Ausgleichstransistoren 7 abgeschaltet werden können.
• Die Vorverstärkerschaltungen 6 sind über die Leitungen 11 mit einer Demultiplexer-Schaltung 9 verbunden, die je nach auszulesender bzw. zu schreibender Adresse die Vorverstärkerschal tung 6 an der adressierten Spaltenleitung 2 an eine Treiberschaltung 10 anlegt. Das durch die Vorverstärkerschaltung 6 erzeugte Differenzsignal auf den benachbarten Spaltenleitungen 2 wird dazu ebenfalls auf den Leitungen 11 ausgegeben. Diese Leitungen 11 werden bei einer Adressierung mit der Treiberschaltung 10 verbunden. Dort werden die Differenzsignale weiter verstärkt und stehen dann an Datenleitungen 12 zum Auslesen zur Verfügung. Die Vorverstärkerschaltung 6 und die Treiberschaltung 10 arbeiten vorzugsweise bidirektional, d. h. über einen Schreibtreiber 13 können Daten an die Datenleitung 12 angelegt werden und über die Treiberschaltung 10 der durch die Demultiplexer-Schaltung 9 adressierten Vorverstärkerschaltung 6 zugeführt werden.
• Die Vorverstärkerschaltungen 6 arbeiten derart, dass sie einen geringen Ladungsunterschied zwischen den jeweils benachbarten Spaltenleitungen verstärken. Ausgehend von einer zunächst identischen Ladungsmenge auf den angeschlossenen benachbarten Spaltenleitungen 2 wird auf eine der benachbarten Spaltenleitungen 2 die Ladungsmenge des (daran angeschlossenen) Speicherkondensators 5 über den Speichertransistor 4 zugeschaltet. Der Potentialunterschied wird verstärkt, indem die Vorverstärkerschaltung 6 das niedrigere Potential der beiden benachbarten Spaltenleitungen 2 zu einen definierten niedrigen Potentialniveau und das höhere Potential zu einem definierten höheren Potentialniveau zieht. Es wird also eine Spannungsdifferenz auf den Spaltenleitungen 2 und den Leitungen 11 erzeugt, die entsprechend dem gespeicherten Datum positiv oder negativ ist.
• Wie zuvor beschrieben ist der Ausgleichstransistor 7, der vor jedem Auslesen von Daten aktiviert sein muss, um die Ladungen auf den Spaltenleitungen 2 auszugleichen, ein wesentliches Element zur Funktion der Vorverstärkerschaltung 6. Damit dabei keine Speicherzelle 3 gelöscht wird, dürfen dabei die Zeilenleitungen 1 nicht aktiviert sein. Beim Schreiben werden zunächst die Ausgleichstransistoren 7 abgeschaltet und die adressierte Zeilenleitung 1 eingeschaltet, so dass auf das zunächst ausgeglichene Spannungspotential auf benachbarten Spaltenleitungen die Ladung des Speichertransistors 5 fließt. Bei dem Einschalten des Ausgleichstransistors 7, der mit der adressierten Speicherzelle 3 verbunden ist, werden die Ladungen im Speicherkondensator 5 die adressierte Speicherzelle 3 und die betreffenden Spaltenleitungen 2 ausgeglichen. Dadurch wird die Speicherzelle 3 gelöscht.
• Das erfindungsgemäße Verfahren ist in 2 in Form eines Flussdiagramms dargestellt. In Schritt S1 wird zunächst Zeilenadresse in einem (nicht gezeigten) Adressdecodierer decodiert und nach Abschalten der Ausgleichstransistoren 7 (Schritt S2) die entsprechende adressierte Zeilenleitung 1 aktiviert. Ebenso werden die Vorverstärkerschaltungen 6 über die Steuereinrichtung 8 und die Schaltleitung 14 eingeschaltet, so dass die Vorverstärkerschaltungen 6 die Ladungsdifferenz auf den Spaltenleitungen 2 erfasst und verstärkt (Schritt S3). Es ist zweckmäßig, erst kurz vor dem Aktivieren der Zeilenleitung und dem damit verbundenen Öffnen des Speichertransistors 4 die Ausgleichstransistoren 7 abzuschalten. Auf diese Weise kann der negative Einfluss von parasitären Ladungsströmen von und zu den Spaltenleitungen 2 reduziert werden.
• Als nächstes werden die Spaltenadressen decodiert (Schritt S4). Soll aus der adressierten Speicherzelle gelesen werden (Schritt S5), wird gemäß der decodierten Spaltenadresse der Demultiplexer 9 geschaltet, wodurch die Vorverstärkerschaltung 6 an der adressierten Spaltenleitung 2 mit der Treiberschaltung 10 verbunden wird (Schritt S9). An den Datenleitungen 12 liegt dann der Inhalt der adressierten Speicherzelle 3 an. Nach dem erfolgten Auslesen der Daten (Schritt S10) wird die Vorverstärkerschaltung 6 von der Treiberschaltung 10 durch die Demultiplexer-Einrichtung 9 getrennt (Schritt S11).
• Soll die adressierte Speicherzelle 3 beschrieben werden (Schritt S6), wird zunächst der Ausgleichstransistor 7 zwischen der Spaltenleitung 2, an der sich die adressierte Speicherzelle befindet und der dazu benachbarten Spaltenleitung 2 eingeschaltet (Schritt S7), so dass sich das Ladungspotential auf den benachbarten Spaltenleitungen 2 und in dem durch die zuvor aktivierte Zeilenleitung 1 adressierten Speicherkondensator 5 ausgleicht. Der Speichertransistor 4 der adressierten Speicherzelle 3 ist durch die aktivierte Zeilenleitung 1 auf Durchlass geschaltet, so dass die Ladung in dem Speicherkondensator 5 auf die betreffende Spaltenleitung 2 abfließt. Auf diese Weise wird der Inhalt der Speicherzelle 3 unmittelbar vor dem Beschreiben gelöscht.
• Vorzugsweise bleibt der Ausgleichstransistor 7 an der adressierten Spaltenleitung 2 so lange eingeschaltet, bis die Schreibdaten an der Treiberschaltung 10 anliegen (Schritt S8). Liegen die Schreibdaten an der Treiberschaltung 10 an, werden diese über die Leitung 11 an die Vorverstärkerschaltung 6 übertragen und gleichzeitig oder in zeitlicher Nähe dazu der Ausgleichstransistor 7 ausgeschaltet (Schritt S11) sowie die Vorverstärkerschaltung 6 über die Schaltleitung 14 durch die Steuereinrichtung 8 eingeschaltet, so dass die auf der Datenleitung 12 anliegenden Schreibdaten über die Treibereinrichtung 10, die Demultiplexer-Einrichtung 9 und die Vorverstärkerschaltung 6 auf die adressierte Spaltenleitung 2 angelegt werden. Dadurch wird der Speicherkondensator 5 mit der dem zu schreibenden Datum entsprechenden Ladungsmenge versehen.
• Nachdem das Datum in die adressierte Speicherzelle 3 hineingeschrieben worden ist oder nachdem gemäß den Schritten S9 und S10 das Datum aus der adressierten Speicherzelle 3 ausgelesen worden ist, wird die Vorverstärkerschaltung 6 von der Treiberschaltung 10 durch den Demultiplexer 9 getrennt (Schritt S12). Sollen jetzt gemäß Schritt S13 weitere Speicherzellen 3, die sich an der adressierten Zeilenleitung 1 befinden, ausgelesen bzw. beschrieben werden, so wird zu Schritt S4 zurückgesprungen, bei dem die nächste Spaltenadresse decodiert wird. Erst wenn kein weiteres Lesen bzw. Schreiben aus Speicherzellen 3 der gleichen, noch aktivierten Zeilenleitung 1 erfolgen soll, wird in Schritt S14 die Zeilenleitung deaktiviert. Während dieses Ablaufes bleibt die Vorverstärkerschaltung 6 solange aktiviert, bis die Zeilenleitung 1 deaktiviert wird, wodurch die Speichertransistoren 4 abgeschaltet werden und somit das zuvor geschriebene oder ausgelesene Speicherdatum in Form einer Ladungsmenge in dem Speicherkondensator 5 gespeichert ist (Schritt S13).
• Nach Beenden eines Schreibvorgangs bzw. eines Lesevorgangs werden alle Ausgleichstransistoren 7 durch die Steuereinrichtung 8 bei deaktivierten Zeilenleitungen 1 eingeschaltet, so dass die Ladungspotentiale auf den jeweils benachbarten Spaltenleitungen 2 gegeneinander ausgeglichen werden. Auf diese Weise werden die Spaltenleitungen 2 für einen nachfolgenden Lesevorgang vorbereitet, für den gleiche Spannungspotentiale auf den jeweils zueinander benachbarten Spaltenleitungen erforderlich sind.
• Die Vorverstärkerschaltung 6 ist derart aufgebaut, dass sie die Ladungsdifferenz auf den benachbarten Spaltenleitungen 2 verstärkt und auf die Leitungen 11 ausgibt. Die Vorverstärkerschaltung 6 bewirkt somit auch, dass sich der Potentialunterschied auf den benachbarten Spaltenleitungen 2 erhöht, sobald ein geringer Ladungsunterschied erkannt wird. Beim Aktivieren der Zeilenleitung 1 fließen aus allen daran befindlichen Speicherzellen 3 die Ladungen der Speicherkondensatoren 5 auf die jeweilige Spaltenleitung 2. Dadurch geht der Inhalt der jeweiligen Speicherzelle 3 verloren. Durch die Vorverstärkerschaltung 6 wird jedoch der Inhalt der Speicherzelle 3 wieder in den Speicherkondensator 5 zurückgeschrieben, so dass das ausgelesene Speicherdatum nicht verloren ist.
• Der Vorteil des erfindungsgemäßen Verfahrens wird deutlich, wenn man den Zustand der Spaltenleitungen unmittelbar vor dem Schreiben der Daten durch die Vorverstärkerschaltung 6 betrachtet. Beim Aktivieren der Zeilenleitung 1 mit der adressierten Speicherzelle 3 werden alle an der Zeilenleitung 1 befindlichen Speichertransistoren auf Durchlass geschaltet, so dass sich die Ladung auf den Speicherkondensatoren 5 auf die jeweilige Spaltenleitung 2 entlädt. Wie oben beschrieben, ist die Vorverstärkerschaltung 6 so ausgeführt, dass sie nun den Potentialunterschied auf den Spaltenleitungen 2 verstärkt und auf diese Weise die Ladung in die Speicherkondensatoren 5 zurückschreibt. Wenn nun ein Datum in die adressierte Speicherzelle 3 geschrieben werden soll, so muss im ungünstigen Fall der gesamte Ladungsunterschied von einem hohen bzw. niedrigen Ladungspotential auf der Spaltenleitung 2 und in dem Speicherkondensator 5 der adressierten Speicherzelle 3 auf ein niedriges bzw. hohes Ladungspotential umgeladen werden. Dafür ist eine Umladezeit erforderlich.
• Erfindungsgemäß werden nun vor dem Beschreiben der adressierten Speicherzelle 3 die Spaltenleitung 2, an der sich die adressierte Speicherzelle 3 befindet, und die dazu benachbarte Spaltenleitung 2 durch den entsprechenden Ausgleichstransistor 7 kurzgeschlossen und dadurch die Ladungspotentiale ausgeglichen. Die Vorverstärkerschaltung 6 erhält nun auf beiden Spaltenleitungen 2 das gleiche Spannungspotential. Dadurch belässt die Vorverstärkerschaltung 6 das Spannungspotential bei den Spaltenleitungen 2 unverändert auf dem Spannungspotential, so dass die Spannungspotentiale beider Spaltenleitungen 2 etwa auf einem in der Mitte des High-Potentials und des Low-Potentials liegenden Spannungspegel verbleibt. Das über die Leitung 11 ankommende Schreibdatum kann nun in die adressierte Speicherzelle hineingeschrieben werden. Dazu ist es lediglich notwendig, die Spaltenleitung 2 von dem in der Mitte liegenden Spannungspotential auf ein hohes bzw. niedriges Spannungspotential zu ziehen. Dies reduziert die Umladezeit erheblich, da auf diese Weise nur noch etwa der halbe Spannungshub durch die Vorverstärkerschaltung 6 umgeladen werden muss.
• Besonders vorteilhaft ist es, wenn getrennte Treiberschaltungen und Leitungen zwischen der Vorverstärkerschaltung 6 und der Treiberschaltung 10 für einen Lesevorgang und einen Schreibvorgang vorhanden sind. Dies ermöglicht, nach dem Schließen der Verbindung zwischen der Vorverstärkerschaltung 6 zu der Treiberschaltung 10 die Lesetreiberschaltung weiter aktiv zu halten und die Ladung in Richtung Datenleitung zu transportieren, während die Schreibtreiberschaltung auf die Schreibdaten wartet und dann die Verbindung zur Vorverstärkerschaltung 6 herstellt.
• Der Vorteil ist insbesondere dann groß, wenn die Spaltenadresse deutlich vor dem Anliegen der Schreibdaten decodiert ist, so dass ausreichend Zeit für das Ausgleichen der Spannungspotentiale bleibt. Dies ist insbesondere bei Speichern mit einer vorgesehenen Schreiblatenz sinnvoll. Bei Speicher ohne Schreiblatenz kann unmittelbar nach der Spaltendecodierung der zu schreibende Pegel angelegt werden, wodurch ein vorheriges Ausgleichen der Spannungspotentiale einen geringeren Vorteil bringt.

1

Zeilenleitung

2

Spaltenleitung

3

Speicherzelle

4

Speichertransistor

5

Speicherkondensator

6

Vorverstärkerschaltung

7

Ausgleichstransistor

8

Steuereinrichtung

9

Demultiplexer-Einrichtung

10

Treiberschaltung

11

Leitungen

12

Datenleitung

13

Schreibtreiberschaltung

14

Schaltleitung

Claims (11)

1. Verfahren zum Schreiben eines Datums in eine adressierte Speicherzelle (3) eines Speicherzellenfeldes, das adressierbare Spaltenleitungen (2) und adressierbare Zeilenleitungen (1), an jeweils zwei benachbarte Spaltenleitungen (2) angeschlossene Verstärkerschaltungen (6) und an jeweils zwei benachbarte Spaltenleitungen (2) angeschlossene Ladungsausgleichseinrichtungen (2,7) zum Ladungsausgleich auf den Spaltenleitungen (2) aufweist, wobei bei deaktivierten Zeilenleitungen alle Ladungsausgleichseinrichtungen (2,7) so geschaltet werden, dass die jeweils benachbarten Spaltenleitungen gleiches Potential annehmen, gekennzeichnet durch folgende Schritte: a) Aktivieren einer adressierten Zeilenleitung (1); b) Abschalten der Verstärkerschaltung (6) an der adressierten Spaltenleitung (2); c) Ausgleichen des Ladungspotentials auf der adressierten Spaltenleitung (2) mit der entsprechenden Ladungsausgleichseinrichtung (2, 7); und d) Einschalten der Verstärkerschaltung (6) an der adressierten Spaltenleitung (2), um das Datum in die adressierte Speicherzelle (3) zu schreiben.
2. Verfahren nach Anspruch 1, gekennzeichnet durch folgende weitere Schritte: e) Deaktivieren der Zeilenleitung (1), nachdem das Datum in die adressierte Speicherzelle (3) geschrieben wurde; und f) Ausgleichen des Ladungspotentials der Spaltenleitungen (2) mit dem jeweiligen Ladungspotential der Ladungsausgleichseinrichtung (2, 7).
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Ladungspotential auf einer Spaltenleitung (2) mit dem Ladungspotential auf einer anderen vorzugsweise benachbarten Spaltenleitung (2), die nicht über eine Speicher zelle (3) an die adressierte Zeilenleitung (1) angeschlossen ist, ausgeglichen wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Ausgleichen des Ladungspotentials auf der adressierten Spaltenleitung (2) mit dem Ladungspotential der Ladungsausgleichseinrichtung (2,7) während einer Schreiblatenz-Zeit durchgeführt wird.
5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass beim Schritt des Ladungsausgleiches auf der adressierten Spaltenleitung (2) mit der Ladungsausgleichseinrichtung (2, 7) die Spaltenleitungen (2) ein gemeinsames Ladungspotential erhalten, das etwa in der Mitte zwischen einem Spannungspegel für einen Low-Zustand und einem Spannungspegel für einen High-Zustand liegt.
6. Integrierter Speicher mit einem Speicherzellenfeld mit adressierbaren Spaltenleitungen (2) und adressierbaren Zeilenleitungen (1), mit jeweils an zwei benachbarten Spaltenleitungen angeschlossenen Ladungsausgleichseinrichtungen (2, 7) zum Ladungsausgleich auf den benachbarten Spaltenleitungen (2) und mit an jeweils zwei Spaltenleitungen (2) angeschlossenen Verstärkerschaltungen (6) zum Beschreiben der Speicherzelle (3), dadurch gekennzeichnet, dass eine Steuereinrichtung (8) vorgesehen ist, um bei deaktivierten Zeilenleitungen alle Ladungsausgleichseinrichtungen so zu schalten, dass die jeweils benachbarten Spaltenleitungen gleiches Potential annehmen, und um nach dem Aktivieren einer adressierten Zeilenleitung (1) die Ladungsausgleichseinrichtung (2, 7) anzusteuern, so dass ein Ladungsausgleich auf einer adressierten Spaltenleitung (2) durchgeführt wird, und um die Verstärkeinrichtung (6) für die adressierte Spaltenleitung so anzusteuern, dass ein Datum in die adressierte Speicherzelle geschrieben wird.
7. Integrierter Speicher nach Anspruch 6, dadurch gekennzeichnet, dass die an den Spaltenleitungen (2) angeschlossenen Verstärkerschaltungen (6) über eine Schaltvorrichtung (9) mit einer Treiberschaltung (10) verbunden sind, um die Verstärkerschaltungen (6) wechselweise an die Treiberschaltung (10) anzuschließen.
8. Integrierter Speicher nach einem der Ansprüche 6 bis 7, dadurch gekennzeichnet, dass die Ladungsausgleichseinrichtung (2, 7) eine Spaltenleitung (2) umfasst.
9. Integrierter Speicher nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die Ladungsausgleichseinrichtung (2, 7) ein Ladungsausgleichselement (7) mit einem Transistor umfasst.
10. Integrierter Speicher nach Anspruch 9, dadurch gekennzeichnet, dass das Ladungsausgleichselement (7) zwei vorzugsweise benachbarte Spaltenleitungen (2) miteinander verbindet.
11. Integrierter Speicher nach Anspruch 10, dadurch gekennzeichnet, dass an jeder Zeilenleitung (1) die Speicherzellen (3) jeweils nur an einer der zwei vorzugsweise benachbarten Spaltenleitungen (2) angeordnet sind.