DE3687486T2 - Dynamische speicheranordnung. - Google Patents

Description

• Die Erfindung betrifft eine dynamische Speichervorrichtung.
• Von den verschiedenen Speichervorrichtungen oder Speichern, welche für verschiedene Computertypen oder Datenverarbeitungsgeräte verwendet werden, werden wahrscheinlich dynamische Speicher, besonders dynamische Halbleiterspeicher, wegen ihrer niedrigen Kosten und ihres stabilen Betriebes am meisten verwendet. Ein Faktor, der die Arbeitsgeschwindigkeit von Computern oder Datenverarbeitungssystemen verbessern könnte, wäre eine Verringerung der Speicherzugriffszeit.
• Eine dynamische Speicherzelle eines Speichers muß periodisch aufgefrischt werden, damit sie ihre Daten behält. Ein derartiges Auffrischen ist ausgeführt worden, indem Wortzeilen mittels einer äußeren Schaltung ausgewählt werden, auf eine Weise ähnlich der, welche verwendet wird, um Daten im Speicher zu lesen. Ein derartiges externes Auffrischungsverfahren ist jedoch in der Praxis nicht so leicht durchzuführen, insbesonders bei einer Großspeichervorrichtung.
• Es ist vorgeschlagen worden, daß das Auffrischen durch ein internes Refresh-Verfahren ausgeführt werden sollte, wodurch Speicherzellen, welche Adressen entsprechen, die von einem internen Adressenzähler erzeugt werden, aufgefrischt werden.
• In einem solchen Fall muß der Speicher erkennen oder unterscheiden zwischen einem Zustand, in dem es erforderlich ist, gespeicherte Daten aufzufrischen und einem Zustand, in dem es erforderlich ist, auf Daten zuzugreifen, welche in den Speicherzellen des Speichers gespeichert sind. Das ist erreicht worden durch Unterscheiden der abfallenden Flanken eines Spaltenadressen-Strobe-Balkensignales (Strobe-Impuls) (CAS Balken-Signal, gekennzeichnet mit CAS) und eines Zeilenadressen-Strobe-Signales (Strobe-Impuls) (RAS Balken-Signal, gekennzeichnet mit RAS). Wenn die abfallende Flanke des CAS-Signals früher als jene des RAS-Signals erkannt wird, bestimmt der Speicher, daß ein Auffrischen durchgeführt werden sollte, aber wenn die abfallende Flanke des CAS-Signals nach der abfallenden Flanke des RAS-Signals erkannt wird, bestimmt der Speicher, daß er auf gespeicherte Daten zugreifen soll.
• Ein dynamischer Speicher ist normalerweise an Operationen zum Senden oder Empfangen von Daten, wie zwischen seinen Speicherzellen und externen Schaltungen, beteiligt. Lesen und Schreiben des Speichers sind daher seine üblichen Operationen. Derartige Operationen (gewöhnlich als Zugriffsoperationen bezeichnet) werden durch CAS- und RAS-Signale gesteuert. Während solcher Operationen sollten jedoch gespeicherte Daten aufgefrischt werden. Das Schalten der Operationen (zwischen Zugriffsoperationen und Refresh-Operationen) wird ausgeführt, indem die abfallende Flanke des CAS- oder RAS-Signals vorgerückt oder verzögert wird. Diese Steuersignale werden dem Speicher von externen Schaltungen zugeführt. Wenn der Speicher als ein IC (integrierte Schaltung) gefertigt und in ein SIL-Gehäuse verpackt ist, werden diese Signale den entsprechenden Steckverbindungen des IC zugeführt.
• Refresh- und Zugriffsoperationen eines früher vorgeschlagenen Speichers werden mit Bezug auf die Fig. 1 und 2 kurz beschrieben.
• Fig. 1 ist ein schematisches Blockdiagramm, welches helfen soll, Refresh- oder Umschreibungsoperationen eines früher vorgeschlagenen dynamischen Speichers zu erklären.
• In Fig. 1 ist 1 ein Detektor zum Erkennen der abfallenden Flanken von CAS- und RAS-Signalen und zum Unterscheiden, welche abfallende Flanke früher erscheint. Dieser Detektor 1 sendet ein Refresh-Signal zu einem Schaltkreis 2, wenn erkannt wird, daß die abfallende Flanke des CAS-Signals früher ist als jene des RAS-Signals. Der Detektor wird daher als CAS-vor-RAS-Detektor bezeichnet.
• Der Schaltkreis 2 werden eine externe Adresse 5 und eine Refresh-Adresse 6 zugeführt, welche letztere durch einen Refresh-Adressenzähler 4 erzeugt wird. Die externe Adresse 5 ist die Adresse einer Speicherzelle, in die neue Daten geschrieben (oder umgeschrieben) werden sollen. Die externe Adresse 5 wird über eine Steckverbindung oder -verbindungen des Speicher-ICs zugeführt. Normalerweise ist der Schaltkreis 2 zur externen Adresse geschaltet, um ein neues externes Adressensignal 5 hereinzunehmen, welches von der externen Schaltung zugeführt wird, und um die externe Adresse einem Adressenpuffer 3 zu senden. Wenn jedoch der Schaltkreis 2 ein Refresh-Signal empfängt, schaltet sie zum Refresh-Adressenzähler, um eine Refresh-Adresse zum Adressenpuffer 3 zu senden. Der Adressenpuffer 3 hält Adressensignale fest, welche vom Schaltkreis 2 gesendet wurden und sendet sie nacheinander zu einem Wortdecodierer 7. Der Wortdecodierer wählt Wortzeilen aus, welche Adressensignalen entsprechen und greift auf Daten in den entsprechenden Speicherzellen in einer Speicherzellenmatrix 8 zu. Da Prozesse wie Decodieren und Speichern von Daten und Aus lesen von Daten für die vorliegende Erfindung nicht direkt relevant sind, wird ihre weitere Beschreibung weggelassen.
• In einer normalen Zugriffsoperation wird das CAS-Signal so gesteuert, daß es immer auf einem hohen Pegel H liegt, wenn das RAS-Signal auf einem hohen Pegel H liegt, und nur nachdem das RAS-Signal einen niedrigen Pegel L annimmt, nimmt das CAS einen niedrigen Pegel an. Normalerweise wird daher eine externe Adresse hereingenommen, wodurch Daten in Speicherzellen gespeichert oder aus Speicherzellen herausgelesen werden. Wenn die abfallende Flanke des CAS-Signals jedoch verschoben ist, so daß CAS früher als RAS abläuft, wird ein Refresh-Signal vom Detektor 1 gesendet und der Schaltkreis 2 sendet eine Refresh-Adresse zum Adressenpuffer 3, wodurch gespeicherte Daten aufgefrischt werden.
• Fig. 2 ist ein Zeitdiagramm, welches schematisch das verfahrensmäßige Zeitverhalten von verschiedenen Signalen und Operationen in bezug auf die Schaltung von Fig. 1 zeigt. Der Teil der Fig. 2 über der strichlierten Linie stellt die Zeitverhältnisse für die normale Operation dar, nämlich wenn eine externe Adresse hereingenommen wird, während der Teil der Fig. 2 unterhalb der strichlierten Linie die Zeitverhältnisse für die Refresh-Operation darstellt.
• In einer normalen Zugriffsoperation liegt das CAS-Signal am Pegel H, so daß der Detektor 1 kein Refresh-Signal aussendet, und der Schaltkreis 2 ist zur externen Adresse geschaltet. Wenn das RAS-Signal auf einen Pegel L abfällt, wird dies vom Adressenpuffer 3 erkannt, und der Adressenpuffer 3 wird in einen betriebsbereiten Zustand versetzt. Dann wird die externe Adresse in den Adressenpuffer 3 genommen und als Adressensignal A und A nacheinander zu einem Wortdecodierer 7 ausgesendet. So wird auf Daten in der Speichermatrix 8 zugegriffen. Das heißt, daß auf gespeicherte Daten zugegriffen wird.
• Zu einer Zeit, wenn aufgefrischt wird (siehe den Teil von Fig. 2 unterhalb der strichlierten Linie), wird das Zeitverhalten des CAS-Signals verschoben, so daß CAS den Pegel L annimmt, bevor das RAS-Signal auf den Pegel L gezogen wird. Ein derartiges Verschieben wird durch Taktschieben eines Takt-Pulsgebers oder durch Verwendung einer Verzögerungsschaltung erzielt. Dies wird durch den Detektor 1 (welcher ein CAS-vor-RAS-Detektor ist) erkannt, welcher ein Refresh-Signal zum Schaltkreis 2 sendet. Der Schaltkreis 2 schaltet den Datenfluß von extern auf intern um, das heißt von externen Adressen zu Refresh-Adressen. Dann wird das RAS-Signal heruntergezogen und der Adressenpuffer 3 freigegeben, so daß eine Refresh-Adresse zum Wortdecodierer gesendet wird und gespeicherte Daten aufgefrischt werden.
• Wie oben beschrieben worden ist und wie in Fig. 2 gesehen werden kann, ist es zum Starten des Refresh-Vorganges in der Anordnung nach Fig. 1 notwendig, das CAS-Signal herunterzuziehen, bevor das u-Signal auf einen Pegel L abfällt. Die Zeit zwischen der abfallenden Flanke des CAS-Signals und jener des RAS-Signals wird Vorbereitungszeit genannt. Die Vorbereitungszeit sollte so kurz wie möglich sein, damit die Zugriffszeit des Speichers kurz ist. Das meiste der Vorbereitungszeit wird verbraucht durch die Erkennung des CAS-vor-RAS, Absenden eines Refresh-Signals, Empfangen des Refresh-Signals und durch das Umschalten des Schaltungkreises. Alle diese Prozesse erscheinen aufeinanderfolgend, so daß es unmöglich ist, die Vorbereitungszeit durch mehr als (auf weniger als) ungefähr 20-30 n.sec unter Verwendung der gegenwärtigen Technologie des Standes der Technik zu verringern.
• Darüberhinaus starten in dynamischen Halbleiterspeichern normale Operationen zum Hereinnehmen von externen Daten gewöhnlich mit der Erkennung der abfallenden Flanke eines RAS-Signals. Die meisten Speichersysteme, welche derartige Speicher verwenden, sind daher konstruiert, die Operation zu starten, indem die abfallende Flanke eines RAS-Signals als Startsignal genommen wird. Aus diesem Grund ist ein ziemlich aufwendiges Verfahren notwendig, um zu veranlassen, daß ein CAS-Signal den Pegel L erreicht, bevor ein RAS-Signal den Pegel L erreicht, ohne den Betrieb von Schaltungen der Speichersysteme zu stören.
• Andererseits ist die gesamte Zugriffszeit eines Speichers typischerweise ungefähr 100 n.sec. Eine Vorbereitungszeit von 20-30 n.sec ist somit für einen großen Teil der gesamten Zugriffszeit verantwortlich. Eine Verringerung der Vorbereitungszeit ist daher eine wichtige Aufgabe im Zusammenhang mit einer Verringerung der Zugriffszeit eines Speichersystems.
• Die US-A - 4 334 295 offenbart einen dynamischen Halbleiterspeicher, dessen Lese-/Schreib- und Refresh-Operationen in Abhängigkeit von RAS- und CAS-Signalen, welche von einer externen Schaltung zugeführt werden, gesteuert werden, umfassend:
• eine Speicherzellenmatrix zum Speichern von Daten;
• einen Wortdecodierer zum Decodieren von Adressensignalen, welche ihm zugeführt werden, und zum Auswählen von Wortzeilen der Speichermatrix; und
• einen Refresh-Adressenzähler zum Erzeugen von Refresh-Adressensignalen.
• Gemäß vorliegender Erfindung wird ein dynamischer Halbleiterspeicher zur Verfügung gestellt, dessen Lese-/Schreib- und Refresh-Operationen in Abhängigkeit von RAS- und CAS-Signalen, welche von einer externen Schaltung zugeführt werden, gesteuert werden, umfassend:
• eine Speicherzellenmatrix zum Speichern von Daten;
• einen Wortdecodierer zum Decodieren von Adressensignalen, welche ihm zugeführt werden, und zum Auswählen von Wortzeilen der Speichermatrix; und
• einen Refresh-Adressenzähler zum Erzeugen von Refresh-Adressensignalen; gekennzeichnet dadurch, daß der Speicher weiter umfaßt:
• einen CAS-vor-RAS-Detektor, welcher betriebsfähig ist, um abfallende Flanken von CAS- und RAS-Signalen, welche dem Speicher zugeführt werden, zu erkennen und ein Treibersignal (ADE) für eine externe Adresse zu liefern, wenn er erkennt, daß eine abfallende Flanke eines RAS-Signals einer abfallenden Flanke des CAS-Signals vorangeht, und um ein Treibersignal (ADI) für eine Refresh-Adresse zu liefern, wenn er erkennt, daß eine abfallende Flanke des CAS-Signals einer abfallenden Flanke des RAS-Signals vorangeht;
• einen externen Adressenpuffer zum Halten, als Reaktion auf eine abfallende Flanke des RAS-Signals, einer externen Adresse, welche dem dynamischen Speicher von einer externen Schaltung gesandt wurde, und zum Senden dieser Adresse an den Wortdecodierer, wenn der externe Adressenpuffer das Treibersignal (ADE) für die externe Adresse empfängt; und
• einen Refresh-Adressenpuffer zum Halten, als Reaktion auf eine abfallende Flanke des RAS-Signals, einer Refresh-Adresse, welche von einem Refresh-Adressenzähler erzeugt wurde, und Senden dieser Refresh-Adresse zum Wortdecodierer, wenn der Refresh-Adressenpuffer das Treibersignal (ADI) für die Refresh-Adresse empfängt.
• Eine Ausführungsform der vorliegenden Erfindung kann eine Verringerung der Zugriffszeit eines Speichersystems, welches einen dynamischen Halbleiterspeicher verwendet, vorsehen und kann eine Verbesserung in bezug auf die Zeit für den Betriebszyklus der Computer oder Datenverarbeitungsgeräte, welche dynamische Speicher verwenden, bieten.
• Eine Ausführungsform der vorliegenden Erfindung kann eine Verringerung der Vorbereitungszeit eines dynamischen Speichers vorsehen.
• Ein dynamischer Speicher, welcher die vorliegende Erfindung verkörpert, sieht vor, daß Schaltungen darin nicht aufeinanderfolgend arbeiten, sondern daß diese Schaltungen parallel arbeiten.
• In einer Ausführungsform der vorliegenden Erfindung sind zwei Adressenspeicher vorgesehen. Einer dieser zwei Adressenpufferspeicher wird ausschließlich verwendet, um externe Adressen hereinzunehmen. Der andere dieser zwei Adressenpufferspeicher wird ausschließlich verwendet, um Refresh-Adressen hereinzunehmen. Die zwei Adressenpufferspeicher werden der externe Adressenpuffer bzw. der Refresh-Adressenpuffer bezeichnet.
• Jeder dieser Adressenpuffer umfaßt einen Vorverstärker und einen Treiber. Dem Vorverstärker des externen Adressenpuffers werden externe Adressensignale zugeführt und dem Vorverstärker des Refresh-Adressenpuffers werden Refresh-Adressensignale zugeführt. Diese Vorverstärker werden durch die abfallende Flanke eines RAS-Signals freigegeben, aber ihre Output-Treiber sind noch nicht freigegeben.
• Wie oben erwähnt, erscheint normalerweise die abfallende Flanke eines CAS-Signals nachdem das RAS-Signal den niedrigen Pegel L erreicht hat. Das unterscheidet somit ein CAS-vor-RAS-Detektor und sendet ein Treibersignal (ADE) für eine externe Adresse zum Treiber des externen Adressenpuffers und gibt diesen Treiber frei. Normalerweise wird daher ein externes Adressensignal vom Treiber des externen Adressenpuffers an den Adressendecodierer ausgesandt, und eine Auslese-Operation wird durchgeführt, um externe Daten in eine Speicherzelle eines dynamischen Speichers zu schreiben.
• Wenn der CAS-vor-RAS-Detektor die abfallende Flanke des CAS-Signals vor der abfallenden Flanke des RAS-Signals erkennt, sendet er ein Treibersignal (ADI) für eine interne Adresse zum Treiber des Refresh-Adressenpuffers und gibt diesen Treiber frei. Daher wird eine Refresh-Adresse vom Treiber des Refresh-Adressenpuffers zum Adressendecodierer gesandt, und ein Auffrischen der in einer Speicherzelle gespeicherten Daten wird ausgeführt.
• Nach einer derartigen Lese-/Schreib- oder Refresh-Operation wird der CAS-vor-RAS-Detektor durch eine steigende Flanke des RAS-Signals rückgesetzt, und die Treibersignale (ADE und ADI) für die externe und interne Adresse werden auf niedrigen Pegel gelegt. Dies sperrt die Treiber der externen und Refresh-Adressenpuffer, und die Schaltung kehrt zu einem stand-by Zustand zurück.
• Durch die Anwendung einer derartigen Konfiguration in einer Ausführungsform der vorliegenden Erfindung wird die aufeinanderfolgende Verarbeitung zum Aussenden eines Refresh-Signals, zum Schalten von der externen auf die Refresh-Adresse und zum Freigeben des Adressenpuffers, welche für einen großen Teil der Auffrischungszeit verantwortlich gewesen ist, eliminiert. Die Vorbereitungszeit wird beträchtlich verringert. Da darüberhinaus die Vorverstärker der externen und der Refresh-Adressenpuffer im voraus freigegeben werden, als es wäre, durch die abfallende Flanke des RAS-Signals, sind sie bereits in einem stand-by Zustand, bevor ein Treibersignal (ADE oder ADI) für eine externe oder interne Adresse zu ihnen vom CAS-vor-RAS-Detektor ausgesendet wird. Sobald daher ein Treibersignal für eine externe oder interne Adresse ausgesendet wird, sendet der Treiber des externen oder Refresh-Adressenpuffers das entsprechende Adressensignal dem Adressendecodierer. Die Aufbauzeit der Treiber wird viel kürzer als jene von gewöhnlichen Adressenpuffern; die Vorbereitungszeit wird somit weiter reduziert.
• Mit der Refresh-Schaltung einer Ausführungsform der vorliegenden Erfindung ist es somit nicht notwendig, die abfallende Flanke des CAS-Signals so viel, verglichen mit der früher vorgeschlagenen Anordnung nach Fig. 1, nach vor zu stellen. In der Praxis ist ein Vorstellen ausreichend, welches äquivalent ist der Verzögerungszeit nur eines einzigen Schaltgliedes zum Steuern des Refresh-Zyklus. Die Vorbereitungszeit wird somit in einem größeren Ausmaß verringert.
• Beispielhaft wird auf die begleitenden Zeichnungen Bezug genommen, in denen:
• Fig. 1 ein schematisches Blockdiagramm ist, welches eine Schaltkonfiguration eines früher vorgeschlagenen dynamischen Halbleiterspeichers zeigt;
• Fig. 2 ein Zeitdiagramm ist, welches die Beziehungen des verfahrensgemäßen Zeitverhaltens in bezug zur Anordnung nach Fig. 1 zeigt;
• Fig. 3 ein schematisches Blockdiagramm darstellt, welches die Schaltkonfiguration eines Hauptteiles eines dynamischen Speichers, welcher die vorliegende Erfindung verkörpert, zeigt;
• Fig. 4 ein Zeitdiagramm ist, welches die Beziehungen des betriebsgemäßen Zeitverhaltens zwischen verschiedenen Teilen der Schaltung nach Fig. 3 zeigt;
• Fig. 5 ein schematisches Schaltdiagramm ist, welches Hauptteile eines CAS-vor-RAS-Detektors zeigt, welcher in einer Ausführungsform der vorliegenden Erfindung angewendet wird; und
• Fig. 6 ein schematisches Schaltdiagramm ist, welches Hauptteile eines Adressenpuffers zeigt, welcher in einer Ausführungsform der vorliegenden Erfindung angewendet wird.
• Fig. 3 zeigt schematisch die Schaltkonfiguration von Hauptteilen eines dynamischen Speichers, welcher die vorliegende Erfindung verkörpert, und Fig. 4 zeigt das verfahrensgemäße Zeitverhalten in bezug auf verschiedene Teile der Anordnung. Verglichen mit der früher vorgeschlagenen Anordnung nach Fig. 1 ist der dynamische Speicher, welcher die vorliegende Erfindung verkörpert, mit zwei Adressenpufferspeichern 12 und 13 versehen. Der Adressenpufferspeicher 12 wird ausschließlich für externe Adressensignale verwendet und wird als externer Adressenpuffer bezeichnet. Der Pufferspeicher 13 wird ausschließlich für Refresh-Adressensignale verwendet und wird als Refresh-Adressenpuffer bezeichnet.
• Jeder des externen Adressenpuffers 12 und des Refresh-Adressenpuffers 13 ist aus einem Vorverstärker (12P bzw. 13P) und einem Treiber (12D bzw. 13D) zusammengesetzt. Dem Vorverstärker 12P wird ein externes Adressensignal von einer externen Schaltung zugeführt. Dem Vorverstärker 13P wird ein Refresh-Adressensignal zugeführt, welches von einem Refresh-Adressenzähler (nicht gezeigt, aber ähnlich jenem, welcher in dem früher vorgeschlagenen dynamischen Speicher verwendet wird) erzeugt wird.
• Den Vorverstärkern 12P und 13P wird auch das RAS-Signal zugeführt. Wenn das RAS-Signal einen niedrigen Pegel annimmt, werden diese Vorverstärker freigegeben und verstärken ihre jeweiligen Input-Signale, z. B. auf den Pegel ihrer Spannungsquellen. Die Treiber 12D und 13D sind zu diesem Zeitpunkt noch gesperrt, so daß kein Input-Signal vom externen Adressenpuffer 12 oder Refresh-Puffer 13 erscheint.
• In Fig. 3 ist 11 ein CAS-vor-RAS-Detektor, welcher die abfallenden Flanken der CAS- und RAS-Signale erkennt, welche dem Speicher von externen Schaltungen zugeführt werden. In der normalen Betriebsweise sendet der dynamische Speicher gespeicherte Daten an eine externe Schaltung oder empfängt Daten von einer externen Schaltung, um im Speicher gespeicherte Daten mit neuen Daten umzuschreiben. Aber zur Zeit einer Auffrischung frischt der dynamische Speicher seine gespeicherten Daten auf.
• Während der normalen Betriebsweise sendet die externe Schaltung ein CAS-Signal, welches einen niedrigen Pegel L erreicht, nachdem das RAS-Signal einen niedrigen Pegel L erreicht hat, wie in Fig. 4 gezeigt.
• In Fig. 4 gibt der über der strichlierten Linie liegende Teil der Figur die Zeitverhältnisse in bezug auf die normale Betriebsweise an, während der Teil unter der strichlierten Linie die Zeitverhältnisse in bezug auf die Refresh-Operation angibt.
• In der normalen Betriebsweise erkennt der CAS-vor-RAS-Detektor 11 die Zeitdifferenz zwischen den abfallenden Flanken der CAS- und RAS-Signale und sendet ein Treibersignal ADE für eine externe Adresse zum Treiber 12D des externen Adressenpuffers 12 und gibt diesen Treiber frei. Ein externes Adressensignal wird so verstärkt, um genug Stärke zu haben, um nachfolgende Schaltungen zu treiben und wird an den Wortdecodierer (nicht gezeigt) als A- und A-Signal, wie in Fig. 3 gezeigt, gesendet. Die folgenden Betriebsweisen sind ähnlich jenen der früher vorgeschlagenen Anordnung, welche mit Bezug auf Fig. 1 und 2 beschrieben wurde, weswegen eine weitere Beschreibung zugunsten der Einfachheit weggelassen wird.
• Wie in Fig. 4 gezeigt, wird das ADE-Signal auf den niedrigen Pegel rückgesetzt, wenn das RAS-Signal den hohen Pegel H erreicht, und die Schaltung wird in einen stand-by Zustand versetzt.
• Wenn aufgefrischt werden soll, wird die abfallende Flanke des CAS-Signals vorgestellt, so daß das CAS-Signal auf einen Pegel L abfällt ein wenig bevor das RAS-Signal auf einen Pegel L fällt. Eine derartige Steuerung des CAS-Signals wird durch eine externe Schaltung ausgeführt, indem eine Verzögerungsschaltung verwendet wird oder durch Abändern der Zählgeschwindigkeit eines Taktpulsgebers. Wie in Fig. 4 gezeigt, kann die Vorrückung der abfallenden Flanke des CAS-Signals sehr gering sein, verglichen mit der Vorrückung, welche bei der früher vorgeschlagenen Anordnung erforderlich ist. Die Figur zeigt die Vorrückung des CAS-Signals ziemlich übertrieben: es kann ausreichend sein wenn sie 1-2 n.sec ist.
• Der CAS-vor-RAS-Detektor 11 erkennt die Vorrückung der abfallenden Flanke des CAS-Signals, und er sendet ein Treibersignal ADI für eine interne Adresse zum Treiber 13D des Refresh-Adressenpuffers 13. Ein Refresh-Adressensignal wird so zum Wortdecodierer (nicht gezeigt) als ein A- und A-Signal ausgesendet, wie in Fig. 3 gezeigt, und das Auffrischen der gespeicherten Daten wird ausgeführt. Wenn das RAS-Signal einen hohen Pegel annimmt, wird das ADI-Signal auf einen niedrigen Pegel rückgesetzt und die Schaltung wird in einen stand-by Zustand gestellt.
• Wie von der obigen Beschreibung gesehen werden kann, ist die gesamte Operation des dynamischen Speichers, der die vorliegende Erfindung verkörpert, sehr einfach. Von Wichtigkeit ist die Unterscheidung, ob entweder das CAS-Signal am Pegel H oder L liegt, wenn das RAS-Signal den Pegel L annimmt.
• Fig. 5 ist ein Schaltdiagramm, welches Hauptmerkmale eines CAS-vor-RAS-Detektors zeigt, welcher in einer Ausführungsform der vorliegenden Erfindung verwendet werden kann.
• In Fig. 5 entspricht der über der horizontalen strichlierten Linie liegende Teil der Figur einem Vorverstärker, während der Teil unterhalb der strichlierten Linie einer Vorverstärkerstufe des CAS-vor-RAS-Detektors entspricht.
• Q1 bis Q16 sind Transistoren, wobei jene, die mit Schraffierung dargestellt sind (Q1, Q2, Q9 und Q10) FETs (Feldeffekt-Transistor) vom Verarmungstyp sind und der Rest FETs vom Anreicherungstyp. Die FETs Q3 und Q4 bilden eine Flip-Flop-Schaltung, und Q1 und Q2 arbeiten als Lastwiderstände. Quelle und Senke der FETs Q9 und Q10 sind entsprechend miteinander verbunden. Vcc bzw. Vss sind die positive und die negative Spannungsquelle. Gewöhnlich ist Vss die Masse. Das CAS-Signal wird Q12 zugeführt, und eine Referenzspannung REFR wird Q11 zugeführt.
• Die Schaltung wird durch zwei Steuersignale CLK1, CLK2 und einem Adressentreibersignal AD gesteuert. Diese Steuersignale werden im allgemeinen in Obereinstimmung mit der abfallenden Flanke des RAS-Signals erzeugt. Wie in Fig. 4 gesehen werden kann, wird jedoch die abfallende Flanke des zweiten Steuersignals CLK2 ein wenig hinter jener des CLK1 verzögert, und die ansteigende Flanke des Adressentreibersignals AD wird weiter verzögert. Das Steuersignal CLK1 wird den Steuerelektroden von Q5 und Q6 zugeführt. Die Quellen Q3 und Q4 und die Steuerelektroden von Q9, Q10, Q11 und Q12 sind miteinander verbunden und ein zweites Treibersignal (das zweite Steuersignal CLK2) wird ihnen zugeführt. Q15 und Q16 werden mit dem Adressentreibersignal AD gespeist, wie in Fig. 5 gezeigt. Die Erzeugung derartiger Signale und ihre Zeitverhalten werden durch Taktpulsgeber gesteuert, welche unter Verwendung von herkömmlichen Schaltungen geliefert werden. Derartige Schaltungen sind im Stand der Technik üblich, so daß eine weitere Beschreibung zugunsten der Einfachheit weggelassen wird.
• Die Betriebsweise des Detektors nach Fig. 5 ist wie folgt.
• Zuerst, in einem stand-by Zustand, liegt CLK1 auf niedrigem Pegel und CLK2 auf hohem Pegel, wie im Zeitdiagramm von Fig. 4 gezeigt. Das CAS-Signal und eine Referenzspannung REFR werden so Q12 bzw. Q11 via Q10 bzw. Q9 zugeführt. Da jedoch die Steuerelektroden von Q5 und Q6 auf niedrigem Pegel liegen, sind Q5 und Q6 abgeschaltet, so daß die Schaltung noch gesperrt ist. Wenn die abfallende Flanke des RAS-Signals erkannt wird, wird das Steuersignal CLK1 zu H, und die Schaltung wird freigegeben, aber da CLK2 noch auf hohem Pegel liegt, wird der Betrieb der Flip-Flop-Schaltung Q3 und Q4 unterdrückt.
• Das CAS-Signal wird mit der Referenzspannung REFR verglichen und es wird festgestellt, ob CAS am Pegel H oder am Pegel L liegt. Die Referenzspannung REFR ist beispielsweise 1,5 Volt. Wenn das CLK2-Signal den Pegel L annimmt, unterscheidet die Flip-Flop-Schaltung von Q3 und Q4 eine Spannungsdifferenz zwischen dem CAS-Signal und der REFR und lädt die Steuerelektrode eines der Q15 und Q16 auf den Pegel H auf und entlädt die Steuerelektrode der anderen auf den Pegel L, entsprechend der Richtung der Spannungsdifferenz. Zur selben Zeit werden Q9 und Q10 abgeschaltet. Auf diese Weise werden Ladungen in den Steuerelektroden von Q7 und Q8 dort festgehalten. Dies schützt Q7 und Q8 vor einer Funktionsstörung, welche durch Fluktuation von Schaltungsspannungen verursacht wird. Eine derartige Schaltung ist im Stand der Technik gut bekannt, so daß eine weitere Beschreibung weggelassen wird.
• Wenn das CAS-Signal niedriger ist als die Referenzspannung, das ist dann der Fall, wenn das CAS-Signal am Pegel L liegt, ist der durch Q7 fließende Strom größer, als jener durch Q8. Diese Spannungsdifferenz wird von der Flip-Flop-Schaltung von Q3 und Q4 erkannt. Die Steuerelektrode von Q15 liegt so am Pegel L und die Steuerelektrode von Q16 liegt am Pegel H. Wenn zu dieser Zeit das Adressentreibersignal AD den Senken von Q15 und Q16 zugeführt wird, erscheint ein Signal von der Quelle von Q16, was anzeigt, daß CAS bereits am Pegel L lag, als das RAS-Signal den Pegel L erreichte. Das bedeutet, daß das CAS den Pegel L vor dem RAS erreicht hat, das Signal von Q16 somit ein ADI-Signal (Treibersignal für eine interne Adresse) ist. Es wird verständlich, daß, wenn das CAS-Signal höher ist als REFR, ein ADE-Signal (Treibersignal für eine externe Adresse) von Q15 abgesendet wird. Die ADE- und ADI-Signale werden den Treibern 12D bzw. 13D zugeführt, wie in Fig. 3 gezeigt.
• Wenn das RAS-Signal den Pegel H annimmt, wird CLK1 auf den Pegel L gezogen und CLK2 auf den Pegel H hinaufgesetzt, und die Schaltung kehrt zum stand-by Zustand zurück.
• Fig. 6 ist ein Schaltdiagramm eines Adressenpuffers, welcher sowohl für den externen Adressenpuffer 12 als auch für den Refresh-Adressenpuffer 13, wie in Fig. 4 gezeigt, verwendet werden kann.
• Der über der horizontalen strichlierten Linie liegende Teil der Fig. 6 entspricht dem Vorverstärker 12P oder 13P, und der Teil unter der horizontalen strichlierten Linie entspricht dem Treiber 12D oder 13D.
• In Fig. 6 sind Q21 bis Q40 FETs, wobei die schraffierten FETs vom Verarmungstyp und die anderen FETs vom Anreicherungstyp sind. Bestandteile ähnlich jener in Fig. 5 sind mit ähnlichen Bezugszeichen versehen. Es wird offensichtlich, daß die über der horizontalen strichlierten Linie befindliche Schaltung von Fig. 6 sehr ähnlich ist dem oberen Teil von Fig. 5, außer daß das CAS-Signal durch ein externes Adressensignal oder ein Refresh-Adressensignal ersetzt ist. Im unteren Teil von Fig. 6, verglichen mit Fig. 5, ist das AD-Signal durch das Adressentreibersignal ADE oder ADI ersetzt, und andere Unterschiede werden ersichtlich. Die Schaltung nach Fig. 6 wird durch die CLK1- und CLK2-Signale gesteuert, in einer ähnlichen Weise wie jene, welche mit Bezug auf Fig. 5 beschrieben wurde. Wie nun klar wird, wird daher ein Adressensignal oder seine Umkehrung oder sein Komplement aus den Quellen von Q35 und Q36 erscheinen, wenn CLK1 und CLK2 am Pegel H liegen. Verglichen mit der Schaltung nach Fig. 5 umfaßt die Output-Schaltung von Fig. 6 die Transistoren Q37-Q39 und Q38-Q40. Wenn daher ein ADE- oder ein ADI-Signal den Senken Q35 und Q36 zugeführt wird, werden A- oder A-Adressensignale dem Adressendecodierer ausgesandt.
• Wie von der obigen Erklärung erhellt, werden der CAS-vor-RAS-Detektor 11 und die Vorverstärker der Adressenpuffer 12, 13 zur selben Zeit durch die abfallende Flanke des RAS-Signals freigegeben. Sie beginnen daher parallel zu arbeiten. Dies steht im Gegensatz zum Folgebetrieb der früher vorgeschlagenen Schaltung und ist ein wesentlicher Faktor bei der Verbesserung der Vorbereitungszeit. Während der CAS-vor-RAS-Detektor das Zeitverhalten der abfallenden Flanken unterscheidet, verstärkt ein Vorverstärker, 12P oder 13P, ein Adressensignal und eine Output-Treiberschaltung, 12D oder 13D, wird in betriebsbereiten Zustand versetzt, um die Signale auszusenden. Sobald das AD-Signal ankommt, sendet der Treiber das Adressensignal zum Wortdecodierer aus.
• In einer Ausführungsform der vorliegenden Erfindung ist die Vorbereitungszeit eines dynamischen Speichers auf ungefähr 1-2 n.sec, verglichen mit 23-30 n.sec für die früher vorgeschlagene Anordnung, reduziert worden. Die Zykluszeit eines Computers oder Datenverarbeitungsgerätes, welche derartige dynamische Speicher verwenden, kann so in einem signifikanten Ausmaß verringert werden.
• Ein dynamischer Halbleiterspeicher, welcher die vorliegende Erfindung verkörpert, kann eine verbesserte Refresh-Zeit bieten. Der Speicher hat zwei Pufferspeicher, die entsprechend und ausschließlich für externe und Refresh-Adressen verwendet werden. Jeder dieser Pufferspeicher besitzt einen Vorverstärker und eine Treiberstufe. Wenn die abfallende Flanke des RAS-Signals erkannt wird, werden alle diese Schaltungen parallel freigegeben, aber der Betrieb der Treiberstufen wird unterdrückt. Sobald der CAS-vor-RAS-Detektor unterscheidet, welche der abfallenden Flanken der CAS- und RAS-Signale einen niedrigeren Zustand früher erreicht, sendet er ein Adressentreibersignal zu einer der Treiberstufen, und eine externe Adresse oder eine Refresh-Adresse wird sofort ausgesendet. Auf diese Weise werden aufeinanderfolgende Operationen für das Unterscheiden der abfallenden Flanken der RAS- und CAS-Signale, das Aussenden eines Refresh-Signals, das Empfangen dieses Signals und das Umschalten einer Schaltung von einer externen Adresse zu einer Refresh-Adresse eliminiert und durch parallele Operationen ersetzt. Die Vorbereitungszeit eines dynamischen Speichers hat in früher vorgeschlagenen Anordnungen ungefähr 20-30 n.sec vergeudet und hat einen Großteil der Refresh-Zykluszeit in Anspruch genommen. In einer Ausführungsform der vorliegenden Erfindung ist die Vorbereitungszeit auf 1-2 n.sec reduziert worden.

Claims (8)

1. Dynamische Halbleiterspeicheranordnung, deren Lese-/Schreib- und Refresh-Operationen in Abhängigkeit von RAS- und CAS-Signalen, welche von einer externen Schaltung zugeführt werden, gesteuert werden, umfassend:

eine Speicherzellenmatrix (8) zum Speichern von Daten;

einen Wortdecodierer (7) zum Decodieren von Adressensignalen, welche ihm zugeführt werden, und zum Auswählen von Wortzeilen der Speichermatrix; und

einen Refresh-Adressenzähler (4) zum Erzeugen von Refresh-Adressensignalen, gekennzeichnet dadurch, daß der Speicher weiter umfaßt:

einen CAS-vor-RAS-Detektor (11), welcher betriebsfähig ist, um abfallende Flanken von CAS- und RAS-Signalen, welche dem Speicher zugeführt werden, zu erkennen und ein Treibersignal für eine externe Adresse (ADE) zu liefern, wenn er erkennt, daß eine abfallende Flanke eines RAS-Signals einer abfallenden Flanke des CAS-Signals vorangeht, und um ein Treibersignal für eine Refresh-Adresse (ADI) zu liefern, wenn er erkennt, daß eine abfallende Flanke des CAS-Signals einer abfallenden Flanke des RAS-Signals vorangeht;

einen externen Adressenpuffer (12) zum Halten, als Reaktion auf eine abfallende Flanke des RAS-Signals, einer externen Adresse, welche dem dynamischen Speicher von einer externen Schaltung gesendet wurde, und zum Senden dieser Adresse an den Wortdecodierer (7), wenn der externe Adressenpuffer das Treibersignal für die externe Adresse (ADE) empfängt; und

einen Refresh-Adressenpuffer (13) zum Halten, als Reaktion auf eine abfallende Flanke des RAS-Signals, einer Refresh-Adresse, welche von einem Refresh-Adressenzähler (4) erzeugt wurde, und Senden dieser Refresh-Adresse zum Wortdecodierer (7), wenn der Refresh-Adressenpuffer das Treibersignal für die Refresh-Adresse (ADI) empfängt.

2. Anordnung wie in Anspruch 1 beansprucht, worin der externe Adressenpuffer (12) umfaßt:

einen ersten Vorverstärker (12P) zum Verstärken eines externen Adressensignals, welches dem Speicher zugeführt wurde; und

einen ersten Treiber (12D) zum Aussenden des externen Adressensignals, wie es durch den ersten Vorverstärker verstärkt wurde, an den Wortdecodierer (7), wenn der erste Treiber ein Treibersignal für eine externe Adresse (ADE) empfängt.

3. Anordnung wie in Anspruch 1 oder 2 beansprucht, worin der Refresh-Adressenpuffer (13) umfaßt:

einen zweiten Vorverstärker (13P) zum Verstärken eines Refresh-Adressensignals, welches durch den Refresh-Adressenzähler (4) erzeugt wurde; und

einen zweiten Treiber (13D) zum Aussenden des Refresh-Adressensignals, wie es durch den zweiten Vorverstärker verstärkt wurde, an den Wortdecodierer (7), wenn der zweite Treiber ein Treibersignal für eine Refresh-Adresse (ADI) empfängt.

4. Anordnung wie in Anspruch 1, 2 oder 3 beansprucht, worin der externe Adressenpuffer (12) und der Refresh-Adressenpuffer (13) derart betriebsfähig sind, daß sie rückgesetzt werden, wenn das RAS-Signal einen hohen Pegel erreicht.

5. Anordnung wie in irgendeinem vorhergehenden Anspruch beansprucht, worin der CAS-vor-RAS-Detektor umfaßt:

ein erstes Erzeugungsmittel zum Erzeugen eines ersten Steuersignals (CLK1), welches einen hohen Pegel annimmt, wenn das RAS-Signal einen niedrigen Pegel annimmt, und einen niedrigen Pegel annimmt, wenn das RAS-Signal einen hohen Pegel annimmt;

ein zweites Erzeugungsmittel zum Erzeugen eines zweiten Steuersignals (CLK2), welches einen niedrigen Pegel annimmt, nachdem das erste Steuersignal (CLK1) einen hohen Pegel annimmt, und welches einen hohen Pegel annimmt, wenn das RAS-Signal einen hohen Pegel annimmt; und

ein drittes Erzeugungsmittel zum Erzeugen eines Steueradressen-Treibersignals (AD), welches einen hohen Pegel annimmt, nachdem das zweite Steuersignal (CLK2) einen niedrigen Pegel annimmt, und welches einen niedrigen Pegel annimmt, wenn das RAS-Signal einen hohen Pegel annimmt.

6. Anordnung wie in Anspruch 5 beansprucht, worin der CAS-vor-RAS-Detektor umfaßt:

eine Vorverstärkerstufe, welche freigegeben wird, wenn das erste Steuersignal (CLK1) einen hohen Pegel annimmt, und welche eine Spannungsdifferenz zwischen dem u-Signal und einer vorbestimmten Referenzspannung (REFR) unterscheidet, wenn das zweite Steuersignal (CLK2) einen niedrigen Pegel annimmt; und

ein Output-Mittel zum Erzeugen entweder eines Treibersignals (ADE) für eine externe Adresse oder eines Treibersignals (ADI) für eine Refresh-Adresse, wenn es das Treibersignal (AD) für eine Steueradresse empfängt, wobei das Output-Mittel das Treibersignal (ADE) für die externe Adresse erzeugt, wenn die Vorverstärkerstufe des Detektors unterscheidet, daß das CAS-Signal höher ist als die Referenzspannung (REFR), und wobei es ein Treibersignal (ADI) für eine Refresh-Adresse erzeugt, wenn die Vorverstärkerstufe des Detektors unterscheidet, daß das CAS-Signal niedriger ist als die Referenzspannung (REFR), wenn das RAs-Signal einen niedrigen Pegel annimmt.

7. Anordnung wie in Anspruch S oder 6 beansprucht, wenn er als an Anspruch 2 angehörig gelesen wird, worin

der erste Vorverstärker (12P) freigegeben wird, wenn das erste Steuersignal (CLK1) einen hohen Pegel annimmt, und eine Spannungsdifferenz zwischen einem externen Adressensignal, welches ihm zugeführt wird, und einer vorbestimmten Referenzspannung (REFR) unterscheidet, wenn das zweite Steuersignal einen niedrigen Pegel annimmt, und der erste Vorverstärker (12P) rückgesetzt wird, wenn das RAS-Signal einen hohen Pegel annimmt.

8. Anordnung wie in Anspruch 5, 6 oder 7 beansprucht, wenn er als an Anspruch 3 angehörig gelesen wird, worin der zweite Vorverstärker (13D) freigegeben wird, wenn das erste Steuersignal (CLK1) einen hohen Pegel annimmt, und eine Spannungsdifferenz zwischen einem Refresh-Adressensignal, welches ihm zugeführt wird, und einer vorbestimmten Referenzspannung (REFR) unterscheidet, wenn das zweite Steuersignal einen niedrigen Pegel annimmt, und der zweite Vorverstärker (13D) rückgestellt wird, wenn das RAS-Signal einen hohen Pegel annimmt.