JPH061634B2 - ダイナミック型記憶装置 - Google Patents
ダイナミック型記憶装置Info
- Publication number
- JPH061634B2 JPH061634B2 JP62169038A JP16903887A JPH061634B2 JP H061634 B2 JPH061634 B2 JP H061634B2 JP 62169038 A JP62169038 A JP 62169038A JP 16903887 A JP16903887 A JP 16903887A JP H061634 B2 JPH061634 B2 JP H061634B2
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- JP
- Japan
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- signal
- refresh
- external
- circuit
- internal
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は記憶装置の内部に設けた内部アドレスカウンタ
で外部の信号とは非同期にリフレッシュアドレスを発生
し、セルフリフレッシュを行うダイナミック型記憶装置
に関するものである。
で外部の信号とは非同期にリフレッシュアドレスを発生
し、セルフリフレッシュを行うダイナミック型記憶装置
に関するものである。
従来の技術 近年、タイナミック型記憶装置においては、種々のリフ
レッシュ動作の機能が標準機能として搭載されている。
すなわち、外部よりリフレッシュ行アドレスの制御信号
▲▼（行アドレストローブ信号）を入力すること
によりリフレッシュ動作を行う▲▼オンリーリフ
レッシュと呼ばれる機能、外部より２種の制御信号▲
▼，▲▼（列アドレスストローブ信号）を入
力し、リフレッシュアドレスを記憶装置内部で発生する
▲▼ビフォア▲▼オートリフレッシュと呼
ばれる機能、外部より制御信号▲▼をパルス状
に入力しリフレッシュアドレスを記憶装置内部で発生す
る１ピンオートリフレッシュと呼ばれる機能、外部より
制御信号▲▼を一定期間低レベルに保つことに
より、記憶装置自身が内部で外部の信号とは非同期にリ
フレッシュ動作に必要な制御信号とリフレッシュアドレ
スを発生するセルフリフレッシュと呼ばれる機能等があ
り、とりわけ、セルフリフレッシュ動作は、記憶装置の
低消費電力化を実現することにより、停電時の電池によ
る記憶情報の保持を可能とする重要な機能である。
レッシュ動作の機能が標準機能として搭載されている。
すなわち、外部よりリフレッシュ行アドレスの制御信号
▲▼（行アドレストローブ信号）を入力すること
によりリフレッシュ動作を行う▲▼オンリーリフ
レッシュと呼ばれる機能、外部より２種の制御信号▲
▼，▲▼（列アドレスストローブ信号）を入
力し、リフレッシュアドレスを記憶装置内部で発生する
▲▼ビフォア▲▼オートリフレッシュと呼
ばれる機能、外部より制御信号▲▼をパルス状
に入力しリフレッシュアドレスを記憶装置内部で発生す
る１ピンオートリフレッシュと呼ばれる機能、外部より
制御信号▲▼を一定期間低レベルに保つことに
より、記憶装置自身が内部で外部の信号とは非同期にリ
フレッシュ動作に必要な制御信号とリフレッシュアドレ
スを発生するセルフリフレッシュと呼ばれる機能等があ
り、とりわけ、セルフリフレッシュ動作は、記憶装置の
低消費電力化を実現することにより、停電時の電池によ
る記憶情報の保持を可能とする重要な機能である。
第４図は従来のダイナミック型記憶装置のセルフリフレ
ッシュ機能を果たす部分のブロック図、第５図はセルフ
リフレッシュ動作時の外部入力信号および内部制御信号
のタイミング図を示したものである。１は記憶装置の外
部から印加される▲▼（行アドレスストローブ）
入力信号、２は同じく記憶装置の外部から印加される▲
▼（列アドレスストローブ）入力信号、３はセル
フリフレッシュ要求受付のためのセルフリフレッシュ制
御回路、４は内部でＲＡＳ信号を作るための基本クロッ
ク発生用発振回路、５はリフレッシュ仕様を満たす周期
を設定するための分周回路、７は内部ＲＡＳ信号を発生
するたえの内部ＲＡＳ発生用制御回路、９はリフレッシ
ュアドレス発生用内部アドレスカウンタ回路、１０は記
憶装置の外部から印加される▲▼（リフレッシ
ュ）入力信号、１６は発振回路４から出力されるＦ点で
の基本クロックφOSC′、１７は分周回路５から出力さ
れるＧ点での分周信号φOSCD′、１８はＨ点における内
部ＲＡＳ発生用制御回路７の出力信号▲▼′、
１９はＩ点での内部行アドレスストローブ信号（Ｉｎｔ
ＲＡＳ′）である。
ッシュ機能を果たす部分のブロック図、第５図はセルフ
リフレッシュ動作時の外部入力信号および内部制御信号
のタイミング図を示したものである。１は記憶装置の外
部から印加される▲▼（行アドレスストローブ）
入力信号、２は同じく記憶装置の外部から印加される▲
▼（列アドレスストローブ）入力信号、３はセル
フリフレッシュ要求受付のためのセルフリフレッシュ制
御回路、４は内部でＲＡＳ信号を作るための基本クロッ
ク発生用発振回路、５はリフレッシュ仕様を満たす周期
を設定するための分周回路、７は内部ＲＡＳ信号を発生
するたえの内部ＲＡＳ発生用制御回路、９はリフレッシ
ュアドレス発生用内部アドレスカウンタ回路、１０は記
憶装置の外部から印加される▲▼（リフレッシ
ュ）入力信号、１６は発振回路４から出力されるＦ点で
の基本クロックφOSC′、１７は分周回路５から出力さ
れるＧ点での分周信号φOSCD′、１８はＨ点における内
部ＲＡＳ発生用制御回路７の出力信号▲▼′、
１９はＩ点での内部行アドレスストローブ信号（Ｉｎｔ
ＲＡＳ′）である。
第５図に示すように、▲▼入力信号１を高レベル
のままにし、内部回路のプリチャージ時間ｔｐの後、記
憶装置の外部から印加される▲▼入力信号１０
を低レベルにすることにより、セルフリフレッシュ制御
回路３を起動して、セルフリフレッシュ動作開始を告げ
る信号を発生する。この信号により、発振回路４を始動
して、記憶装置外部の信号とは非同期に内部ＲＡＳ信号
を発生するための基本クロツクφOSC′１６を発生す
る。
のままにし、内部回路のプリチャージ時間ｔｐの後、記
憶装置の外部から印加される▲▼入力信号１０
を低レベルにすることにより、セルフリフレッシュ制御
回路３を起動して、セルフリフレッシュ動作開始を告げ
る信号を発生する。この信号により、発振回路４を始動
して、記憶装置外部の信号とは非同期に内部ＲＡＳ信号
を発生するための基本クロツクφOSC′１６を発生す
る。
さらに分周回路５を用いて、基本クロックφOSC′１６
を分周し、記憶装置のリフレッシュ仕様を満たす周期
Ｔ′に設定した分周信号φOSCD′１７を発生する。
を分周し、記憶装置のリフレッシュ仕様を満たす周期
Ｔ′に設定した分周信号φOSCD′１７を発生する。
この分周信号φOSCD′１７は内部ＲＡＳ発生用制御回路
７で波形整形され、さらに後述する内部ＲＡＳ信号（Ｉ
ｎｔＲＡＳ′）１９によるパルス幅の最適化が行われ
る。内部ＲＡＳ発生用制御回路７の出力信号▲
▼′１８をカウンタを増分させるためのクロックとして
内部アドレスカウンタ回路９がカウント動作を行い、リ
フレッシュアドレスを発生する。一方、内部ＲＡＳ発生
用制御回路７の出力信号▲▼′１８と記憶装置
の外部から印加される▲▼信号１とのＮＡＮＤ論
理をとり、その出力を内部ＲＡＳ信号（ＩｎｔＲＡ
Ｓ′）１９とする。内部ＲＡＳ信号（ＩｎｔＲＡＳ′）
１９により一連のリフレッシュ動作、すなわち内部アド
レスカウンタ回路９により行アドレスのラッチとデコー
ドを行い、ワード線の選択を行った後、ワード線レベル
を高レベルにして記憶セルアクセス用スイッチングトラ
ンジスタを活性化し、記憶情報のビット線への読み出し
を行い、センスアンプで増幅した後、ワード線レベルを
低レベルにして記憶情報の再書き込みを行うまでの動作
が可能となる。
７で波形整形され、さらに後述する内部ＲＡＳ信号（Ｉ
ｎｔＲＡＳ′）１９によるパルス幅の最適化が行われ
る。内部ＲＡＳ発生用制御回路７の出力信号▲
▼′１８をカウンタを増分させるためのクロックとして
内部アドレスカウンタ回路９がカウント動作を行い、リ
フレッシュアドレスを発生する。一方、内部ＲＡＳ発生
用制御回路７の出力信号▲▼′１８と記憶装置
の外部から印加される▲▼信号１とのＮＡＮＤ論
理をとり、その出力を内部ＲＡＳ信号（ＩｎｔＲＡ
Ｓ′）１９とする。内部ＲＡＳ信号（ＩｎｔＲＡＳ′）
１９により一連のリフレッシュ動作、すなわち内部アド
レスカウンタ回路９により行アドレスのラッチとデコー
ドを行い、ワード線の選択を行った後、ワード線レベル
を高レベルにして記憶セルアクセス用スイッチングトラ
ンジスタを活性化し、記憶情報のビット線への読み出し
を行い、センスアンプで増幅した後、ワード線レベルを
低レベルにして記憶情報の再書き込みを行うまでの動作
が可能となる。
上記構成において、記憶装置外部の信号に対して非同期
の内部ＲＡＳ信号（ＩｎｔＲＡＳ′）１９によるセルフ
リフレッシュ動作は、外部からの▲▼入力信号
１０が低レベルとなった後、時間Ｔ′／２が経過してか
ら開始され、これ以後、▲▼入力信号１０を低
レベル、▲▼入力信号１を高レベルに保ち続ける
限り、リフレッシュ動作が繰り返される。セルフリフレ
ッシュ動作の終了は▲▼入力信号１０を高レベ
ルにすることにより行われ、この時、記憶装置内部の発
振回路４の停止および分周回路５の初期化が行われる。
の内部ＲＡＳ信号（ＩｎｔＲＡＳ′）１９によるセルフ
リフレッシュ動作は、外部からの▲▼入力信号
１０が低レベルとなった後、時間Ｔ′／２が経過してか
ら開始され、これ以後、▲▼入力信号１０を低
レベル、▲▼入力信号１を高レベルに保ち続ける
限り、リフレッシュ動作が繰り返される。セルフリフレ
ッシュ動作の終了は▲▼入力信号１０を高レベ
ルにすることにより行われ、この時、記憶装置内部の発
振回路４の停止および分周回路５の初期化が行われる。
発明が解決しようとする問題点 しかしながら上記従来の構成では、セルフリフレッシュ
動作を行うために、記憶装置の外部より▲▼入
力信号１０を印加しなければならず、そのため入力端子
が必要となる。このため端子配置上の制約を受け、特に
ＮＣ（Non-Connection）端子すなわち空き端子がない場
合には、新たに▲▼入力信号１０を印加するた
めの端子を設定せざるをえない。このため端子数が増加
し、パッケージが大型化し、実装密度が低下する。
動作を行うために、記憶装置の外部より▲▼入
力信号１０を印加しなければならず、そのため入力端子
が必要となる。このため端子配置上の制約を受け、特に
ＮＣ（Non-Connection）端子すなわち空き端子がない場
合には、新たに▲▼入力信号１０を印加するた
めの端子を設定せざるをえない。このため端子数が増加
し、パッケージが大型化し、実装密度が低下する。
また、記憶装置の外部でＲＦＳＨ入力信号１０を独立し
た信号として発生する必要がある。このため外付けの制
御回路が新たに必要となり、効率的でないなどの問題点
を有していた。
た信号として発生する必要がある。このため外付けの制
御回路が新たに必要となり、効率的でないなどの問題点
を有していた。
本発明は上記問題点を解決するもので、セルフリフレッ
シュ動作機能を効率的かつ汎用性をもたせて搭載するこ
とのできるダイナミック型記憶装置を提供することを目
的とする。
シュ動作機能を効率的かつ汎用性をもたせて搭載するこ
とのできるダイナミック型記憶装置を提供することを目
的とする。
問題を解決するための手段 この目的を達成するために、本発明のダイナミック型記
憶装置は、▲▼，▲▼入力制御信号の電圧
変化のタイミングによりセルフリフレッシュ動作の制御
を行うことを特徴とし、ｉ）▲▼ビフォア▲
▼のタイミングでセルリフレッシュモードを受け付
け、ii）▲▼，▲▼信号が低レベルに保持
されている間、セルフリフレッシュモードを保持し、ii
i）▲▼または▲▼信号が高レベルになる
タイミングで、セルフリフレッシュモードを解除するこ
とにより、セルフリフレッシュ動作の制御を行うもので
ある。
憶装置は、▲▼，▲▼入力制御信号の電圧
変化のタイミングによりセルフリフレッシュ動作の制御
を行うことを特徴とし、ｉ）▲▼ビフォア▲
▼のタイミングでセルリフレッシュモードを受け付
け、ii）▲▼，▲▼信号が低レベルに保持
されている間、セルフリフレッシュモードを保持し、ii
i）▲▼または▲▼信号が高レベルになる
タイミングで、セルフリフレッシュモードを解除するこ
とにより、セルフリフレッシュ動作の制御を行うもので
ある。
なお、セルフリフレッシュが実行されている間は、外部
▲▼信号は主要動作回路から切り離され、内部発
信回路により発生された内部▲▼信号によりセル
フリフレッシュ機能を実行する。
▲▼信号は主要動作回路から切り離され、内部発
信回路により発生された内部▲▼信号によりセル
フリフレッシュ機能を実行する。
作用 実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるダイナミック型記憶
装置のセルフリフレッシュ動作機能の回路ブロック図、
第２図はセルフリフレッシュ動作時に記憶装置の外部か
ら入力される信号および記憶装置の内部で発生される信
号のタイミング図、第３図は第１図中のセルフリフレッ
シュ制御回路の一例を示すブロック図である。なお第２
図の左側と右側の時間軸に対して中央の時間軸は単位が
短くなっている。
装置のセルフリフレッシュ動作機能の回路ブロック図、
第２図はセルフリフレッシュ動作時に記憶装置の外部か
ら入力される信号および記憶装置の内部で発生される信
号のタイミング図、第３図は第１図中のセルフリフレッ
シュ制御回路の一例を示すブロック図である。なお第２
図の左側と右側の時間軸に対して中央の時間軸は単位が
短くなっている。
第１図に示すように、記憶装置に対して、外部から行ア
ドレスストローブ信号（以下▲▼信号という）１
と、列アドレスストローブ信号（以下▲▼信号と
いう）２が印加される。▲▼信号１と▲▼
信号２はセルフリフレッシュ制御回路３に入力される。
ドレスストローブ信号（以下▲▼信号という）１
と、列アドレスストローブ信号（以下▲▼信号と
いう）２が印加される。▲▼信号１と▲▼
信号２はセルフリフレッシュ制御回路３に入力される。
セルフリフレッシュ制御回路３は、たとえば第３図に示
すように、インバータ３１〜３４とＮＡＮＤゲート３５
〜３７で構成されている。第２図の左端に示される待機
状態（スタンバイ状態）では▲▼信号１が高レベ
ル、▲▼信号２が高レベルであるから、ＮＡＮＤ
ゲート３７の出力信号は高レベルである。この状態では
後段の発振回路４は起動されない。
すように、インバータ３１〜３４とＮＡＮＤゲート３５
〜３７で構成されている。第２図の左端に示される待機
状態（スタンバイ状態）では▲▼信号１が高レベ
ル、▲▼信号２が高レベルであるから、ＮＡＮＤ
ゲート３７の出力信号は高レベルである。この状態では
後段の発振回路４は起動されない。
この状態から、まず▲▼信号２を低レベルに変化
させる。このタイミングでは、第３図に示すＮＡＮＤゲ
ート３７の出力信号は高レベルのままで変化しない。
させる。このタイミングでは、第３図に示すＮＡＮＤゲ
ート３７の出力信号は高レベルのままで変化しない。
▲▼信号２が低レベルに変化した後、所定の遅延
時間ｔＤを経過してから▲▼信号１を低レベルに
変化させると、第３図に示すＮＡＮＤゲート３７の出力
信号が低レベルに変化する。
時間ｔＤを経過してから▲▼信号１を低レベルに
変化させると、第３図に示すＮＡＮＤゲート３７の出力
信号が低レベルに変化する。
このようなセルフリフレッシュ制御回路３の出力信号の
変化によって、発振回路４が起動される。その結果、記
憶装置の外部の信号とは非同期に内部ＲＡＳ信号を発生
するための基本クロックφOSC１１が発振回路４の出力
点のＡ点に出力される。
変化によって、発振回路４が起動される。その結果、記
憶装置の外部の信号とは非同期に内部ＲＡＳ信号を発生
するための基本クロックφOSC１１が発振回路４の出力
点のＡ点に出力される。
この基本クロックφOSC１１は次段の分周回路５に入力
され、記憶装置のリフレッシュ仕様を満たす周期Ｔをも
つ分周信号φOSCD１２がＢ点に出力される。
され、記憶装置のリフレッシュ仕様を満たす周期Ｔをも
つ分周信号φOSCD１２がＢ点に出力される。
この分周信号φOSCD１２は内部ＲＡＳ発生用制御回路７
に供給され、波形整形される。また、後述する内部ＲＡ
Ｓ信号（ＩｎｔＲＡＳ）１５を第１図の点線で示した遅
延回路を介して内部ＲＡＳ発生用制御回路７に加え、ビ
ット線電位がセンスアンプ（図示せず）で増幅されて確
定した後十分に余裕をもたせたタイミングでリセットを
かけることにより、パルス幅の最適化を行う。その結
果、内部ＲＡＳ発生用制御回路７から、第２図に示すよ
うに、分周信号φOSCD１２に同期し、かつ低レベ期間の
パルス幅の十分に狭い信号▲▼１４がＤ点に得
られる。
に供給され、波形整形される。また、後述する内部ＲＡ
Ｓ信号（ＩｎｔＲＡＳ）１５を第１図の点線で示した遅
延回路を介して内部ＲＡＳ発生用制御回路７に加え、ビ
ット線電位がセンスアンプ（図示せず）で増幅されて確
定した後十分に余裕をもたせたタイミングでリセットを
かけることにより、パルス幅の最適化を行う。その結
果、内部ＲＡＳ発生用制御回路７から、第２図に示すよ
うに、分周信号φOSCD１２に同期し、かつ低レベ期間の
パルス幅の十分に狭い信号▲▼１４がＤ点に得
られる。
一方、▲▼信号１はセルフリフレッシュ制御回路
３とともに外部▲▼入力制御回路６にも供給され
る。外部▲▼入力制御回路６の出力点のＣ点に出
力された出力信号▲▼１３は、第２図に示すよ
うに、▲▼信号１が高レベルから低レベルに変化
するタイミングで高レベルから低レベルに変化し、待機
状態からリフレッシュ動作状態（従来の▲▼ビフ
ォア▲▼オートリフレッシュと呼ばれる機能）に
変化する。
３とともに外部▲▼入力制御回路６にも供給され
る。外部▲▼入力制御回路６の出力点のＣ点に出
力された出力信号▲▼１３は、第２図に示すよ
うに、▲▼信号１が高レベルから低レベルに変化
するタイミングで高レベルから低レベルに変化し、待機
状態からリフレッシュ動作状態（従来の▲▼ビフ
ォア▲▼オートリフレッシュと呼ばれる機能）に
変化する。
しかし、上記外部からの制御可能なリフレッシュ動作状
態に引き続いて外部制御信号に非同期なセルフリフレッ
シュ動作を行うためには、記憶装置を一度待機状態にす
る必要がある。そこで、第１図に示すように、分周回路
５の最終の分周段の一段手段の段からＴ／２の周期の信
号をとりだし、この信号で外部▲▼入力制御回路
６をリセットし、外部▲▼入力制御回路６の出力
信号▲▼１３を低レベルから高レベルへ変化さ
せる。これによってメモリ動作状態から待機状態に戻
り、以後セルフリフレッシュ動作が実行され得る状態に
なる。
態に引き続いて外部制御信号に非同期なセルフリフレッ
シュ動作を行うためには、記憶装置を一度待機状態にす
る必要がある。そこで、第１図に示すように、分周回路
５の最終の分周段の一段手段の段からＴ／２の周期の信
号をとりだし、この信号で外部▲▼入力制御回路
６をリセットし、外部▲▼入力制御回路６の出力
信号▲▼１３を低レベルから高レベルへ変化さ
せる。これによってメモリ動作状態から待機状態に戻
り、以後セルフリフレッシュ動作が実行され得る状態に
なる。
上記内部ＲＡＳ発生用制御回路７の出力信号▲
▼１４と外部▲▼入力制御回路６の出力信号▲
▼１３はＮＡＮＤゲートに加えられる。その結
果、ＮＡＮＤゲートの出力端子から内部ＲＡＳ信号（Ｉ
ｎｔＲＡＳ）１５が得られる。前述の通り、この内部Ｒ
ＡＳ信号（ＩｎｔＲＡＳ）１５は、パルス幅最適化のた
めに遅延回路を介して内部ＲＡＳ発生用制御回路７に供
給される。
▼１４と外部▲▼入力制御回路６の出力信号▲
▼１３はＮＡＮＤゲートに加えられる。その結
果、ＮＡＮＤゲートの出力端子から内部ＲＡＳ信号（Ｉ
ｎｔＲＡＳ）１５が得られる。前述の通り、この内部Ｒ
ＡＳ信号（ＩｎｔＲＡＳ）１５は、パルス幅最適化のた
めに遅延回路を介して内部ＲＡＳ発生用制御回路７に供
給される。
一方、▲▼信号２はセルフリフレッシュ制御回路
３とともに内部アドレスカウンタ制御回路８にも供給さ
れる。内部アドレスカウンタ制御回路８には、内部ＲＡ
Ｓ信号（ＩｎｔＲＡＳ）１５が供給される。したがっ
て、内部アドレスカウンタ制御回路８からは、内部ＲＡ
Ｓ信号（ＩｎｔＲＡＳ）１５に同期したパルス信号が得
られる。
３とともに内部アドレスカウンタ制御回路８にも供給さ
れる。内部アドレスカウンタ制御回路８には、内部ＲＡ
Ｓ信号（ＩｎｔＲＡＳ）１５が供給される。したがっ
て、内部アドレスカウンタ制御回路８からは、内部ＲＡ
Ｓ信号（ＩｎｔＲＡＳ）１５に同期したパルス信号が得
られる。
このパルス信号をクロックとして内部アドレスカウンタ
回路がカウント動作を行い、リフレッシュアドレスを発
生する。
回路がカウント動作を行い、リフレッシュアドレスを発
生する。
さらに、内部アドレスカウンタ制御回路８の出力信号と
▲▼信号２とはＮＯＲゲートに入力され、内部Ｃ
ＡＳ信号を発生し、リフレッシュ動作に不要な▲
▼系動作を停止する。
▲▼信号２とはＮＯＲゲートに入力され、内部Ｃ
ＡＳ信号を発生し、リフレッシュ動作に不要な▲
▼系動作を停止する。
以上のようにして得られた内部ＲＡＳ信号（ＩｎｔＲＡ
Ｓ）１５と内部アドレスカウンタ回路９からのリフレッ
シュアドレスによって、メモリセルマトリクスの行アド
レスのラッチとデコードを行い、ワード線の選択を行っ
た後、ワード線を高レベルにして記憶セルアクセス用ス
イッチングトランジスタを活性化し、記憶情報のビット
線への読み出しを行い、その記憶情報をセンスアンプで
増幅した後、ワード線レベルを低レベルにして記憶情報
の再書き込みを行うまでの一連のリフレツシュ動作が可
能となる。
Ｓ）１５と内部アドレスカウンタ回路９からのリフレッ
シュアドレスによって、メモリセルマトリクスの行アド
レスのラッチとデコードを行い、ワード線の選択を行っ
た後、ワード線を高レベルにして記憶セルアクセス用ス
イッチングトランジスタを活性化し、記憶情報のビット
線への読み出しを行い、その記憶情報をセンスアンプで
増幅した後、ワード線レベルを低レベルにして記憶情報
の再書き込みを行うまでの一連のリフレツシュ動作が可
能となる。
なお、セルフリフレッシュ動作の終了は、第３図から明
らかなように、外部から印加される▲▼信号１ま
たは▲▼信号２を高レベルにすることにより行わ
れ、この時に発振回路４の停止と分周回路５の初期化が
行われる。
らかなように、外部から印加される▲▼信号１ま
たは▲▼信号２を高レベルにすることにより行わ
れ、この時に発振回路４の停止と分周回路５の初期化が
行われる。
発明の効果 以上のように本発明によれば、▲▼，▲▼
入力制御信号の電圧変化のタイミングを規定することに
よってセルフリフレッシュ動作を制御する制御回路群を
有する構成とすることにより、セルフリフレッシュ用の
入力制御信号端子を設けることなく、効率的かつ汎用性
をもたせたセルフリフレッシュ機能の搭載が可能なダイ
ナミック型記憶装置が得られる。
入力制御信号の電圧変化のタイミングを規定することに
よってセルフリフレッシュ動作を制御する制御回路群を
有する構成とすることにより、セルフリフレッシュ用の
入力制御信号端子を設けることなく、効率的かつ汎用性
をもたせたセルフリフレッシュ機能の搭載が可能なダイ
ナミック型記憶装置が得られる。
第１図は本発明の一実施例におけるダイナミック型記憶
装置のセルフリフレッシュ機能を果たす部分のブロック
図、第２図は第１図における各部の信号のタイミング
図、第３図は第１図内のセルフリフレッシュ制御回路の
具体的な論理回路の一例を示すブロック図、第４図は従
来のダイナミック型記憶装置のセルフリフレッシュ機能
を果たす部分のブロック図、第５図は第４図の各部の信
号のタイミング図である。 １……行アドレスストローブ信号（▲▼信号）、
２……列アドレスストローブ信号（▲▼信号）、
３……セルフリフレッシュ制御回路、４……発振回路、
５……分周回路、６……外部▲▼入力制御回路、
７……内部ＲＡＳ発生用制御回路、８……内部アドレス
カウンタ制御回路、９……内部アドレスカウンタ回路。
装置のセルフリフレッシュ機能を果たす部分のブロック
図、第２図は第１図における各部の信号のタイミング
図、第３図は第１図内のセルフリフレッシュ制御回路の
具体的な論理回路の一例を示すブロック図、第４図は従
来のダイナミック型記憶装置のセルフリフレッシュ機能
を果たす部分のブロック図、第５図は第４図の各部の信
号のタイミング図である。 １……行アドレスストローブ信号（▲▼信号）、
２……列アドレスストローブ信号（▲▼信号）、
３……セルフリフレッシュ制御回路、４……発振回路、
５……分周回路、６……外部▲▼入力制御回路、
７……内部ＲＡＳ発生用制御回路、８……内部アドレス
カウンタ制御回路、９……内部アドレスカウンタ回路。
Claims (2)
- 【請求項１】外部から印加される行アドレスストローブ
信号（外部▲▼信号）と、列アドレスストローブ
信号（外部▲▼信号）により、入力データの読み
出し又は書き込み動作を制御するダイナミック型記憶装
置において、 前記外部▲▼信号、及び外部▲▼信号が入
力されるリフレッシュ制御回路と、前記外部▲▼
信号を主動作回路から切り離す外部▲▼信号入力
制御回路と、内部▲▼信号を非同期に発生する内
部発振回路と、リフレッシュアドレスを発生する内部ア
ドレスカウンタ回路を備え、 前記リフレッシュ制御回路において、前記外部▲
▼信号が低レベルになった後、前記外部▲▼信号
が低レベルになったタイミングでリフレッシュモードが
受け付けされ、前記外部▲▼信号、及び前記外部
▲▼信号が一定時間以上低レベルに保持されてい
る間、前記リフレッシュモードが保持され、前記外部▲
▼信号、または前記外部▲▼信号が高レベ
ルになったタイミングで前記リフレッシュモードが解除
される制御機能を有し、 前記リフレッシュモードが受け付けされた後、所定の時
間経過後、前記外部▲▼信号が前記外部▲
▼信号入力制御回路により主要動作回路から切り離しさ
れ、前記リフレッシュモードが保持されている間、前記
内部発振回路により設定された一定周期の内部▲
▼信号により、前記内部アドレスカウンタ回路で発生し
たリフレッシュアドレスに基づいて、前記外部▲
▼信号と非同期にリフレッシュ動作が行われることを特
徴とするダイナミック型記憶装置。 - 【請求項２】リフレッシュモードが受け付けされた後、
前記所定の時間経過前においては、外部▲▼信号
により、内部アドレスカウンタ回路で発生したリフレッ
シュアドレスに基づいてリフレッシュ動作が行われ、 前記リフレッシュモードガ受け付けされた後、前記所定
の時間経過後においては、前記外部▲▼信号が外
部▲▼信号入力制御回路により主要動作回路から
切り離しが行われ、前記リフレッシュモードが保持され
ている間、内部発振回路により設定された一定周期の内
部▲▼信号により、前記内部アドレスカウンタ回
路で発生したリフレッシュアドレスに基づいて、前記外
部▲▼信号と非同期にリフレッシュ動作が行われ
ることを特徴とする特許請求の範囲第１項記載のダイナ
ミック型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169038A JPH061634B2 (ja) | 1987-07-07 | 1987-07-07 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169038A JPH061634B2 (ja) | 1987-07-07 | 1987-07-07 | ダイナミック型記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015990A Division JP2563715B2 (ja) | 1992-01-31 | 1992-01-31 | ダイナミック型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413292A JPS6413292A (en) | 1989-01-18 |
| JPH061634B2 true JPH061634B2 (ja) | 1994-01-05 |
Family
ID=15879162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62169038A Expired - Lifetime JPH061634B2 (ja) | 1987-07-07 | 1987-07-07 | ダイナミック型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061634B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3066864B2 (ja) * | 1988-06-16 | 2000-07-17 | 富士通株式会社 | ダイナミック・ランダム・アクセス・メモリ装置 |
| US5554953A (en) * | 1992-10-07 | 1996-09-10 | Matsushita Electric Industrial Co., Ltd. | Internal reduced-voltage generator for semiconductor integrated circuit |
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| US6122214A (en) * | 1998-03-23 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63106991A (ja) * | 1986-10-24 | 1988-05-12 | Nec Corp | メモリ集積回路 |
-
1987
- 1987-07-07 JP JP62169038A patent/JPH061634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6413292A (en) | 1989-01-18 |
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