JPS63106992A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPS63106992A JPS63106992A JP61252969A JP25296986A JPS63106992A JP S63106992 A JPS63106992 A JP S63106992A JP 61252969 A JP61252969 A JP 61252969A JP 25296986 A JP25296986 A JP 25296986A JP S63106992 A JPS63106992 A JP S63106992A
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- Pending
Links
- 101001130509 Homo sapiens Ras GTPase-activating protein 1 Proteins 0.000 description 7
- 102100031426 Ras GTPase-activating protein 1 Human genes 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 102100038920 Alpha-S1-casein Human genes 0.000 description 2
- 101000741048 Homo sapiens Alpha-S1-casein Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100027969 Caenorhabditis elegans old-1 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はメモリ集積回路に関し％特にリフレッシュが必
要なダイナミックＲＡＭＫ関する。
要なダイナミックＲＡＭＫ関する。
（従来の技術〕
従来、ダイナミックＲＡＭのリフレッシュ制御方式は″
’ＲＡＳオンリイ・リフレッシュ”であれ、”ＣＡＳビ
フォアＲＡＳリフレッシュ”であれ、一度のリフレッシ
ュ動作の指定によってひとつのロウアドレス分のリフレ
ッシュを行っていた。
’ＲＡＳオンリイ・リフレッシュ”であれ、”ＣＡＳビ
フォアＲＡＳリフレッシュ”であれ、一度のリフレッシ
ュ動作の指定によってひとつのロウアドレス分のリフレ
ッシュを行っていた。
近年、ダイナミックＲＡＭのビットあ７ｔ５の単価が安
くなってきたことなどによって、大規模な記憶装置が提
供されているが、この種の装置は複数の記憶モジュール
によって構成さｎている。
くなってきたことなどによって、大規模な記憶装置が提
供されているが、この種の装置は複数の記憶モジュール
によって構成さｎている。
（発明が解決しようとする問題点）
上述した従来の複数の記憶モジュールで構成された大規
模な記憶装置は、その効率を向上させるために、動作中
以外のモジュールには予め定められた回数のリフレッシ
ュを行う方式が採用されている。しかし、従来のダイナ
ミックＲＡＭを使用すると、その回数分だけリフレッシ
ュ用のＲＡＳおよびＣＡＳのタイミングを与えなければ
ならないと云う欠点がある。
模な記憶装置は、その効率を向上させるために、動作中
以外のモジュールには予め定められた回数のリフレッシ
ュを行う方式が採用されている。しかし、従来のダイナ
ミックＲＡＭを使用すると、その回数分だけリフレッシ
ュ用のＲＡＳおよびＣＡＳのタイミングを与えなければ
ならないと云う欠点がある。
本発明の目的は％ＲＡＳタイミングが入力されたときに
アドレス全保持するロウアドレスバッファと、ＯＡ８タ
イミングが入力されたときにアドレスを保持するカラム
アドレスバッファとを備え、）ＬＡＳよすＣＡＳが先に
入力され九ことｔｇＲし、カラムアドレスバッファの入
力１［の回数分だけリフレッシュ動作を指定し、動作指
定によりカウントアツプしてロウアドレスバッファヘリ
フレッシュアドレスを出力するとＡｓクロックを発生さ
せることによって上記欠点を除去し、リフレッシュ用の
ＲＡＳおよびＯＡｓのタイミング回数を少なくできるよ
うに構成したメモリ集積回路を提供することにある。
アドレス全保持するロウアドレスバッファと、ＯＡ８タ
イミングが入力されたときにアドレスを保持するカラム
アドレスバッファとを備え、）ＬＡＳよすＣＡＳが先に
入力され九ことｔｇＲし、カラムアドレスバッファの入
力１［の回数分だけリフレッシュ動作を指定し、動作指
定によりカウントアツプしてロウアドレスバッファヘリ
フレッシュアドレスを出力するとＡｓクロックを発生さ
せることによって上記欠点を除去し、リフレッシュ用の
ＲＡＳおよびＯＡｓのタイミング回数を少なくできるよ
うに構成したメモリ集積回路を提供することにある。
（問題点を解決するための手段〕
本発明によるメモリ集積回路はロウアドレスバッファと
、カラムアドレスバッファと、リフレッシュ制御器と、
アドレスカウンタと、Ｒへ作時のアドレスで指定された
回数のりフレツシｘｆ一度に行うことができるようにＭ
ＯＳダイナミックＲＡＭによって構成したものである。
、カラムアドレスバッファと、リフレッシュ制御器と、
アドレスカウンタと、Ｒへ作時のアドレスで指定された
回数のりフレツシｘｆ一度に行うことができるようにＭ
ＯＳダイナミックＲＡＭによって構成したものである。
ロウアドレスバッファは、ＲＡＳタイミングが入力され
たときにアドレスを保持する友めのものである。
たときにアドレスを保持する友めのものである。
カラムアドレスバッファは、ＯＡ８タイミングが入力さ
れたときにアドレスを保持するためのものである。
れたときにアドレスを保持するためのものである。
先に入力されたときに”ＯＡｓビフォアＲＡＳリフレツ
シエ”の動作を認識し、カラムアドレスバッファの値の
回数分だケリフレッシュ動作を指定するためのものであ
る。
シエ”の動作を認識し、カラムアドレスバッファの値の
回数分だケリフレッシュ動作を指定するためのものであ
る。
アドレスカウンタは、リフレッシュ制御器からの動作指
定によｐカウントアツプし、ロウアトレスバツファヘリ
フレッシュアドレスヲ出力するためのものである。
定によｐカウントアツプし、ロウアトレスバツファヘリ
フレッシュアドレスヲ出力するためのものである。
ＲＡＳＡｓクロック器は、ＲＡＳの入力時とリフレッシ
ュ制御器からの動作指定時とに）ＬＡＳＡｓクロック生
する次めのものである。
ュ制御器からの動作指定時とに）ＬＡＳＡｓクロック生
する次めのものである。
（実施例）
次に、本発明について口面ｔ−参照して説明する。
第１図は、本発明によるメモリ集積回路の一実施例を示
すブロック図である。第１図において、４は几／Ｗクロ
ック発生器、５はＣＡＳＡｓクロック器、６は凡Ａｓク
ロック発生器、１０はデータ入力バッファ、１１はデー
タ出力バッファ、１４はリフレッシュ制御器、１７はア
ドレスカウンタ、２０はロウアドレスバッファ。
すブロック図である。第１図において、４は几／Ｗクロ
ック発生器、５はＣＡＳＡｓクロック器、６は凡Ａｓク
ロック発生器、１０はデータ入力バッファ、１１はデー
タ出力バッファ、１４はリフレッシュ制御器、１７はア
ドレスカウンタ、２０はロウアドレスバッファ。
２１はカラムアドレスバッファ、２４はロウデコーダ、
２５はセンス増幅器およびＩ１０ゲート、２６はカラム
デコーダ、２９はメモリアレイである。
２５はセンス増幅器およびＩ１０ゲート、２６はカラム
デコーダ、２９はメモリアレイである。
Ｒ／Ｗクロック発生器４は、書込み動作時を指定する信
号線ｌ上のＷＷ大入力、カラムアドレスを保持するタイ
ミングを知らせる信号線８上のＯＡ８クロックとを入力
して書込み時の書込みデータを保持するタイミングを知
らせるＲ／Ｗクロックを信号線７上に出力する。
号線ｌ上のＷＷ大入力、カラムアドレスを保持するタイ
ミングを知らせる信号線８上のＯＡ８クロックとを入力
して書込み時の書込みデータを保持するタイミングを知
らせるＲ／Ｗクロックを信号線７上に出力する。
σＸ石クロック発生器５は、信号線２上の「Ａｓ入力に
より信号線８上にＯＡ８クロックを出力する。ｉ（、Ａ
Ｓクロック発生器６は、信号線３上のＲＡＳＡｓ入力複
数回のリフレッシュ時にＲＡＳのタイミングを知らせる
信号線１６上の）（、Ａ８）リガとにより、信号線９上
にＲＡＳＡｓクロック力する。
より信号線８上にＯＡ８クロックを出力する。ｉ（、Ａ
Ｓクロック発生器６は、信号線３上のＲＡＳＡｓ入力複
数回のリフレッシュ時にＲＡＳのタイミングを知らせる
信号線１６上の）（、Ａ８）リガとにより、信号線９上
にＲＡＳＡｓクロック力する。
リフレッシュ制御器１４は、信号線８上の（］Ａ８り０
ツクと信号線９上のＲＡＳＡｓクロッを入力して”ＣＡ
ＳビフォアＲＡＳリフレッシュ”の動作を察知し、この
リフレッシュ動作時には信号線２３上のカラムアドレス
により示された回数分だけアドレスカウンタ１７の値を
カウントアツプさせるように信号線１５上にカウンタク
ロックを与え、さらにＲＡＳ）リガを信号線１６上に出
力する。
ツクと信号線９上のＲＡＳＡｓクロッを入力して”ＣＡ
ＳビフォアＲＡＳリフレッシュ”の動作を察知し、この
リフレッシュ動作時には信号線２３上のカラムアドレス
により示された回数分だけアドレスカウンタ１７の値を
カウントアツプさせるように信号線１５上にカウンタク
ロックを与え、さらにＲＡＳ）リガを信号線１６上に出
力する。
ロウアドレスバッファ２０は、通常時には信号線１９上
のアドレス入力Ａ＊＊ｔ−保持し、す７Ｌ／ツシ二時に
は信号線１８上のリフレッシュアドレスを保持して信号
線２２上にロウアドレスを出力する。
のアドレス入力Ａ＊＊ｔ−保持し、す７Ｌ／ツシ二時に
は信号線１８上のリフレッシュアドレスを保持して信号
線２２上にロウアドレスを出力する。
カラムアドレスバッファ２１は、信号線１９上のアドレ
ス入力Ａ＊＊を信号線８上のＯＡ Ｓクロックのタイミ
ングで保持し、信号線２３上にカラムアドレスを出力す
る。データ人力バッファ１０は、信号線７上の１４７Ｗ
クロツクのタイミングによって、信号線１２上のデータ
入力Ｄｉｎ’に保持し、信号線２７上に曹込みデータを
出力する。データ出力バッファ１１は、ＯＡ丁ジクロツ
クタイミングによって信号線２８上の読出しデータを入
力して、信号線１３上のデータ出力Ｉ）ｏｕｔを出力す
る。
ス入力Ａ＊＊を信号線８上のＯＡ Ｓクロックのタイミ
ングで保持し、信号線２３上にカラムアドレスを出力す
る。データ人力バッファ１０は、信号線７上の１４７Ｗ
クロツクのタイミングによって、信号線１２上のデータ
入力Ｄｉｎ’に保持し、信号線２７上に曹込みデータを
出力する。データ出力バッファ１１は、ＯＡ丁ジクロツ
クタイミングによって信号線２８上の読出しデータを入
力して、信号線１３上のデータ出力Ｉ）ｏｕｔを出力す
る。
ロウデコーダ２４は、信号線２２上のロウアドレスをデ
コードして、メモリアレイ２９へ伝達する。カラムデコ
ーダ２６は、信号線２３上のカラムアドレス會デコード
してメモリアレイ２９へ伝達する。アンス増幅器および
Ｉ１０ゲート２５は、メモリアレイ２９へのデータの入
力／出力を制御する。
コードして、メモリアレイ２９へ伝達する。カラムデコ
ーダ２６は、信号線２３上のカラムアドレス會デコード
してメモリアレイ２９へ伝達する。アンス増幅器および
Ｉ１０ゲート２５は、メモリアレイ２９へのデータの入
力／出力を制御する。
次に、第２図のタイムチャートを参照して本実施例の動
作を説明する。
作を説明する。
信号線２上のＣＡＳＡ力が信号線３上のＲＡＳＡ力より
も先に入力されたものとすれば、′ｒＫ１ビフォアＲＡ
Ｓリフレッシュ”の動作が実行される。信号線２上のＯ
Ａ８Ａ力が宜下ったとき、信号線１９上のアドレス人力
Ａ＊＊はＡｃであったとする。ここで１本説明ではＡｃ
■３とする。カラムアドレスバッファ２１は信号線８上
のＯＡ８Ａロックの立下りで上記Ａｃ〔−３〕を保持し
、信号線２３上のカラムアドレスの出力ｉＡｃとする。
も先に入力されたものとすれば、′ｒＫ１ビフォアＲＡ
Ｓリフレッシュ”の動作が実行される。信号線２上のＯ
Ａ８Ａ力が宜下ったとき、信号線１９上のアドレス人力
Ａ＊＊はＡｃであったとする。ここで１本説明ではＡｃ
■３とする。カラムアドレスバッファ２１は信号線８上
のＯＡ８Ａロックの立下りで上記Ａｃ〔−３〕を保持し
、信号線２３上のカラムアドレスの出力ｉＡｃとする。
リフレッシュ制御器１４は”ＯＡ８Ａフォア１（、Ａ８
リフレッシュ”であること全察知し、信号線２３上のカ
ラムアドレスを入力し、信号線１５を介してカウンタク
ロックをアドレスカウンタ１７へ（Ａｃ＋１）回だけ出
力する。本実施例の場合には、Ａｃ５−３であるので（
Ａｃ＋１）＝４回と々る。これにより、信号線１８上の
リフレッシュアドレスがＡであれば、Ａ＋４１でカウン
トアツプされる。
リフレッシュ”であること全察知し、信号線２３上のカ
ラムアドレスを入力し、信号線１５を介してカウンタク
ロックをアドレスカウンタ１７へ（Ａｃ＋１）回だけ出
力する。本実施例の場合には、Ａｃ５−３であるので（
Ａｃ＋１）＝４回と々る。これにより、信号線１８上の
リフレッシュアドレスがＡであれば、Ａ＋４１でカウン
トアツプされる。
リフレッシュ制御器１４は、信号線２３上のカラムアド
レスの値Ａｃの回数（本実施例の場合は３回〕だけ、信
号線１６上のＲＡＳ）リガを第２図のタイミングで出力
する。
レスの値Ａｃの回数（本実施例の場合は３回〕だけ、信
号線１６上のＲＡＳ）リガを第２図のタイミングで出力
する。
これによって、凡Ａ８クロック発生器６は信号線９上の
ＲＡＳＡロックを、信号線３上の几Ａ８人力によって１
回だけ出力し、信号線１６上のＲＡＳＡリガによって３
回だけ出力し、会計で４回だけ出力する。このとき、信
号線２２上のロウアドレスはＡからＡ＋３まで変化し、
ＡからＡ＋３１での４つのアドレス分だけリフレッシュ
を行ったことになる。
ＲＡＳＡロックを、信号線３上の几Ａ８人力によって１
回だけ出力し、信号線１６上のＲＡＳＡリガによって３
回だけ出力し、会計で４回だけ出力する。このとき、信
号線２２上のロウアドレスはＡからＡ＋３まで変化し、
ＡからＡ＋３１での４つのアドレス分だけリフレッシュ
を行ったことになる。
本説明ではＡｃの値が３で、リフレッシュの回数が４回
の場合で説明したが、信号線２上のＯＡ８Ａ力の立下り
時、信号線１９上のアドレス入力Ａ＊＊のＡｃｉ任意の
値に設定することにより、任嵩の回数だけリフレッシュ
を行うことができる。
の場合で説明したが、信号線２上のＯＡ８Ａ力の立下り
時、信号線１９上のアドレス入力Ａ＊＊のＡｃｉ任意の
値に設定することにより、任嵩の回数だけリフレッシュ
を行うことができる。
（発明の効果）
本発明は以上説明したように、”ＣＡＳビフォアＩＬＡ
ｓリフレッシュ”の動作時にＯＡ８Ａ力の立下り時のア
ドレス入力の値を入力して、その値をリフレッシュの制
御に使用することにより、ひとつのリフレッシュ命令で
任意の回数のリフレッシュに行うことができると云う効
果がある。
ｓリフレッシュ”の動作時にＯＡ８Ａ力の立下り時のア
ドレス入力の値を入力して、その値をリフレッシュの制
御に使用することにより、ひとつのリフレッシュ命令で
任意の回数のリフレッシュに行うことができると云う効
果がある。
特に近年、大容量の記憶装置が複数の記憶モジュールに
よって構成されており、未使用時のモジュールでリフレ
ッシュ動作を複数回にわたつて行ってお夕、使用時のリ
フレッシュ動作と通常動作との間の競合をさける方式が
提案されているが、この場会にはハードウェア量會低減
できると云う効果がある。
よって構成されており、未使用時のモジュールでリフレ
ッシュ動作を複数回にわたつて行ってお夕、使用時のリ
フレッシュ動作と通常動作との間の競合をさける方式が
提案されているが、この場会にはハードウェア量會低減
できると云う効果がある。
第１図は、本発明によるメモリ集積回路の一実施例を示
すブロック図である。 Ｍ２図は、８１図の動作を示すタイムチャートである。 ４・・・）Ｌ／Ｗクロック発生器 ５・・・ＣＡＳクロック発生器 ６・・・ｉ（、ＡＳクロック発生器 １０・・・データ入力バッファ １１・・・データ出カバソファ １４・・・リフレッシュ制御器 １７・・・アドレスカウンタ ２０・・・ロウアドレスバッファ ２１・・・カラムアドレスバッファ ２４・・・ロウデコーダ ２５・・・センス増幅器およびＩ１０ゲート２６・・・
カラムデコーダ ２９・・・メモリアレイ １〜３．７〜９，１２，１３．１５．１６，１８゜１９
．２２．２３，２７．２８・・・信号線特許出願人
日本電気株式会社 代理人 弁理士 井 ） ロ ４才１図 矛２１１
すブロック図である。 Ｍ２図は、８１図の動作を示すタイムチャートである。 ４・・・）Ｌ／Ｗクロック発生器 ５・・・ＣＡＳクロック発生器 ６・・・ｉ（、ＡＳクロック発生器 １０・・・データ入力バッファ １１・・・データ出カバソファ １４・・・リフレッシュ制御器 １７・・・アドレスカウンタ ２０・・・ロウアドレスバッファ ２１・・・カラムアドレスバッファ ２４・・・ロウデコーダ ２５・・・センス増幅器およびＩ１０ゲート２６・・・
カラムデコーダ ２９・・・メモリアレイ １〜３．７〜９，１２，１３．１５．１６，１８゜１９
．２２．２３，２７．２８・・・信号線特許出願人
日本電気株式会社 代理人 弁理士 井 ） ロ ４才１図 矛２１１
Claims (1)
- ＠ＲＡＳ＠タイミングが入力されたときにアドレスを保
持するためのロウアドレスバッファと、＠ＣＡＳ＠タイ
ミングが入力されたときにアドレスを保持するためのカ
ラムアドレスバッファと、＠ＲＡＳ＠より＠ＣＡＳ＠が
先に入力されたときに“＠ＣＡＳ＠ビフオア＠ＲＡＳ＠
リフレッシュ”の動作を認識し、前記カラムアドレスバ
ッファの値の回数分だけリフレッシュ動作を指定するた
めのリフレッシュ制御器と、前記リフレッシュ制御器か
らの動作指定によりカウントアップし、前記ロウアドレ
スバツフアへリフレツシユアドレスを出力するためのア
ドレスカウンタと、前記＠ＲＡＳ＠の入力時と前記リフ
レッシュ制御器からの動作指定時とに＠ＲＡＳ＠クロッ
クを発生するための＠ＲＡＳ＠クロック発生器とを具備
し、前記“＠ＣＡＳ＠ビフオア＠ＲＡＳ＠リフレッシュ
”の動作時に前記＠ＣＡＳ＠の動作時のアドレスで指定
された回数のリフレッシュを一度に行うことができるよ
うにＭＯＳダイナミックＲＡＭによつて構成したことを
特徴とするメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252969A JPS63106992A (ja) | 1986-10-24 | 1986-10-24 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252969A JPS63106992A (ja) | 1986-10-24 | 1986-10-24 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63106992A true JPS63106992A (ja) | 1988-05-12 |
Family
ID=17244673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252969A Pending JPS63106992A (ja) | 1986-10-24 | 1986-10-24 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413292A (en) * | 1987-07-07 | 1989-01-18 | Matsushita Electronics Corp | Dynamic type storage device |
-
1986
- 1986-10-24 JP JP61252969A patent/JPS63106992A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413292A (en) * | 1987-07-07 | 1989-01-18 | Matsushita Electronics Corp | Dynamic type storage device |
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