JP4207905B2 - 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成 - Google Patents
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ダイナミック型のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部と、
を備え、
前記リフレッシュ制御部は、
前記リフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を周期的に発生させるリフレッシュタイミング信号発生部と、
前記リフレッシュタイミング信号に応じて、前記リフレッシュ動作の実行要求を示すリフレッシュ要求信号を発生させるリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号と他の信号とに応じて、前記リフレッシュ動作の実行を示すリフレッシュ実施信号を発生させるリフレッシュ実施信号発生部と、
を備え、
前記リフレッシュ要求信号発生部は、
前記リフレッシュタイミング信号の発生回数をカウントするための第1のカウンタと、
前記リフレッシュ実施信号の発生回数をカウントするための第2のカウンタと、
を備え、
前記リフレッシュ要求信号発生部は、前記リフレッシュタイミング信号の発生回数と前記リフレッシュ実施信号の発生回数との差分が1以上である場合に、前記リフレッシュ要求信号を発生させ、
前記リフレッシュ実施信号発生部は、前記差分が2以上である場合には、前記リフレッシュタイミング信号の1周期内に前記リフレッシュ実施信号を2回以上発生可能であることを特徴とする。
外部装置から与えられる外部アドレスであって、行アドレスと列アドレスとを含む前記外部アドレスによって指定されるメモリセルに対して、外部アクセス動作を実行するための外部アクセス制御部を備え、
前記外部アクセス制御部は、前記列アドレスに含まれる所定のビットのみが変化する場合には、前記行アドレスによって選択されるワード線を活性化状態で維持し、
前記リフレッシュ制御部は、前記ワード線が活性化状態で維持される場合には、前記外部アドレスに含まれる前記所定のビット以外のビットが変化するまで、前記リフレッシュ実施信号の発生を延期することが好ましい。
前記リフレッシュ制御部は、
前記リフレッシュ実施信号の発生を2回以上延期した場合には、
前記外部アクセス動作を実行可能な第1の動作モードでは、前記外部アドレスに含まれる前記所定のビット以外のビットが変化する毎に、順次前記リフレッシュ実施信号を発生させ、
前記外部アクセス動作が禁止される第2の動作モードでは、連続的に前記リフレッシュ実施信号を発生させることが好ましい。
前記第2のカウンタのビット数は、前記メモリセルアレイに含まれる行数に整合するように設定されており、
前記リフレッシュ制御部は、前記第2のカウンタからの出力値を、前記メモリセルアレイ内の任意の1行を指定するリフレッシュアドレスとして利用することが好ましい。
前記第1のカウンタのビット数は、前記第2のカウンタのビット数よりも小さく設定されており、
前記リフレッシュ要求信号発生部は、前記第1のカウンタからの出力と、前記第2のカウンタからの一部の出力と、を用いて、前記リフレッシュ要求信号を発生させるようにしてもよい。
チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成するための内部電圧生成部を備え、
前記内部電圧生成部は、前記リフレッシュ実施信号発生部から供給される前記リフレッシュ実施信号を利用して、前記内部電圧を生成するようにしてもよい。
前記リフレッシュ制御部は、さらに、
前記半導体メモリ装置の電源投入処理時に、前記2つのカウンタの出力値を異なる値に設定するための設定部を備え、
前記リフレッシュ制御部は、前記電源投入処理時には、前記2つのカウンタの出力値が一致するまで連続的に前記リフレッシュ実施信号を発生させることが好ましい。
チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成するための内部電圧生成部と、
前記内部電圧生成部にパルス信号を供給するためのパルス信号供給部と、
を備え、
前記パルス信号供給部は、
前記半導体メモリ装置の電源投入処理時に所定値を出力するための出力部と、
前記パルス信号の発生回数をカウントするためのパルス信号カウンタと、
を備え、
前記パルス信号供給部は、前記電源投入処理時に、前記出力部からの出力値と、前記パルス信号カウンタからの出力値と、が一致するまで連続的に前記パルス信号を発生させることを特徴とする。
前記出力部は、
所定の周期信号の発生回数をカウントするための周期信号カウンタと、
前記電源投入処理時に、前記周期信号カウンタの出力値を前記所定値に設定するための設定部と、
を備え、
前記半導体メモリ装置は、さらに、
ダイナミック型のメモリセルを有するメモリセルアレイを備え、
前記周期信号カウンタと前記パルス信号カウンタとは、前記電源投入処理後に前記メモリセルアレイのリフレッシュ動作の実行に利用されるカウンタであることが好ましい。
A.第1実施例:
A−1.メモリチップの端子構成と動作状態の概要:
A−2.メモリチップ内部の全体構成:
A−3.リフレッシュコントローラの内部構成:
A−4.リフレッシュ動作:
B.第2実施例:
A−1.メモリチップの端子構成と動作状態の概要:
図1は、第1実施例におけるメモリチップ100の端子の構成を示す説明図である。メモリチップ100は、以下のような端子を有している。
#CS:チップセレクト入力端子,
#WE:ライトイネーブル入力端子,
#OE:アウトプットイネーブル入力端子,
#LB:下位バイトイネーブル入力端子,
#UB:上位バイトイネーブル入力端子,
IO0〜IO15:入出力データ端子(16本)。
図4は、メモリチップ100内部の全体構成を示すブロック図である。メモリチップ100は、メモリブロック20と、アドレスバッファ30と、データ入出力バッファ40と、を備えている。
図5は、リフレッシュコントローラ70の内部構成を示すブロック図である。図示するように、リフレッシュコントローラ70は、リフレッシュタイマ110と、リフレッシュ要求信号&リフレッシュアドレス発生回路120と、リフレッシュ実施信号発生回路130と、を備えている。
図7は、オペレーションサイクルにおけるリフレッシュ動作を示すタイミングチャートである。オペレーションサイクルでは、チップセレクト信号#CS(図7(a))がLレベルに設定される。図示するように、時刻t11〜t16では、リフレッシュタイミング信号RFTM(図7(b))の立ち上がりエッジが形成されている。
図11は、第2実施例におけるメモリチップ100B内部の全体構成を示すブロック図である。図11は、図4とほぼ同じであるが、内部電圧生成回路300の図示が追加されていると共に、リフレッシュコントローラ70Bが変更されている。内部電圧生成回路300は、外部アクセスコントローラ60から与えられる外部アクセス実施信号#EXと、リフレッシュコントローラ70から与えられるリフレッシュ実施信号#RFと、を利用して、内部電圧Vppを生成する。
22…メモリセルアレイ
24…行デコーダ
26…列デコーダ
28…ゲート
30…アドレスバッファ
40…データ入出力バッファ
50…アドレス遷移検出回路(ATD回路)
60,70…コントローラ
60…外部アクセスコントローラ
70,70B…リフレッシュコントローラ
80…行プリデコーダ
100,100B…メモリチップ
110…リフレッシュタイマ
120,120B…リフレッシュ要求信号(&リフレッシュアドレス)発生回路
121,121B…第1のカウンタ
122…第2のカウンタ
124…比較回路
129…プリセット値設定部
130…リフレッシュ実施信号発生回路
131…ORゲート
132…ANDゲート
133,134…パルス発生回路
135…RSフリップフロップ
136…インバータ
137…遅延回路
300…内部電圧生成回路
310…第1の電圧生成回路
312…発振回路
314…チャージポンプ回路
316…レベル検出回路
320…第2の電圧生成回路
322…反転入力型のORゲート
324…チャージポンプ回路
330…出力キャパシタ
Claims (5)
- 半導体メモリ装置であって、
ダイナミック型のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部と、
外部装置から与えられる外部アドレスであって、行アドレスと列アドレスとを含む前記外部アドレスによって指定されるメモリセルに対して、外部アクセス動作を実行するための外部アクセス制御部と、
前記外部アドレスに含まれる複数のビットのうち、前記列アドレスに含まれる所定のビット以外のビットが変化する場合に、部分アドレス遷移信号を発生させるアドレス遷移検出部と、
を備え、
前記リフレッシュ制御部は、
前記リフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を周期的に発生させるリフレッシュタイミング信号発生部と、
前記リフレッシュタイミング信号に応じて、前記リフレッシュ動作の実行要求を示すリフレッシュ要求信号を発生させるリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号と前記部分アドレス遷移信号とに応じて、前記リフレッシュ動作の実行を示すリフレッシュ実施信号を発生させるリフレッシュ実施信号発生部と、
を備え、
前記リフレッシュ要求信号発生部は、
前記リフレッシュタイミング信号の発生回数をカウントするための第1のカウンタと、
前記リフレッシュ実施信号の発生回数をカウントするための第2のカウンタと、
を備え、
前記リフレッシュ要求信号発生部は、前記リフレッシュタイミング信号の発生回数と前記リフレッシュ実施信号の発生回数との差分が1以上である場合に、前記リフレッシュ要求信号を発生させ、
前記リフレッシュ実施信号発生部は、前記差分が2以上である場合には、前記リフレッシュタイミング信号の1周期内に前記リフレッシュ実施信号を2回以上発生可能であり、
前記外部アクセス制御部は、前記部分アドレス遷移信号が発生しない場合には、前記行アドレスによって選択されるワード線を活性化状態で維持し、
前記リフレッシュ実施信号発生部は、
前記ワード線が活性化状態で維持される場合には、前記部分アドレス遷移信号が発生するまで、前記リフレッシュ実施信号の発生を延期し、
前記リフレッシュ実施信号の発生を2回以上延期した場合に、前記外部アクセス動作を実行可能な第1の動作モードでは、前記部分アドレス遷移信号に同期して、順次前記リフレッシュ実施信号を発生させ、
前記外部アクセス動作が禁止される第2の動作モードでは、前記部分アドレス遷移信号と関係なく、連続的に前記リフレッシュ実施信号を発生させることを特徴とする半導体メモリ装置。 - 請求項1記載の半導体メモリ装置であって、
前記第2のカウンタのビット数は、前記メモリセルアレイに含まれる行数に整合するように設定されており、
前記リフレッシュ制御部は、前記第2のカウンタからの出力値を、前記メモリセルアレイ内の任意の1行を指定するリフレッシュアドレスとして利用する、半導体メモリ装置。 - 請求項1または2記載の半導体メモリ装置であって、
前記第1のカウンタのビット数は、前記第2のカウンタのビット数よりも小さく設定されており、
前記リフレッシュ要求信号発生部は、前記第1のカウンタからの出力と、前記第2のカウンタからの一部の出力と、を用いて、前記リフレッシュ要求信号を発生させる、半導体メモリ装置。 - 請求項1ないし3のいずれにかに記載の半導体メモリ装置であって、さらに、
チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成するための内部電圧生成部を備え、
前記内部電圧生成部は、前記リフレッシュ実施信号発生部から供給される前記リフレッシュ実施信号を利用して、前記内部電圧を生成する、半導体メモリ装置。 - 請求項4記載の半導体メモリ装置であって、
前記リフレッシュ制御部は、さらに、
前記半導体メモリ装置の電源投入処理時に、前記2つのカウンタの出力値を異なる値に設定するための設定部を備え、
前記リフレッシュ制御部は、前記電源投入処理時には、前記2つのカウンタの出力値が一致するまで連続的に前記リフレッシュ実施信号を発生させる、半導体メモリ装置。
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JP2005059898A JP4207905B2 (ja) | 2005-03-04 | 2005-03-04 | 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成 |
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