JP4229958B2 - メモリ制御システムおよびメモリ制御回路 - Google Patents

Description

本発明は、メモリ制御システムおよびメモリ制御回路に関し、特に複数の外部メモリを持つメモリ制御回路に関するものである。

外部メモリとして、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とフラッシュメモリあるいはＳＤＲＡＭとＳＲＡＭなどを備えメモリバスを共有するシステムが知られている。

ここで、ＳＤＲＡＭとは、従来のＥＤＯ型ＤＲＡＭなどとは異なり、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号、／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ信号）、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号、／ＣＳ信号などの制御信号の組み合わせによって、種々のコマンドが入力可能なＤＲＡＭである。ＳＤＲＡＭでは、このコマンドに応じてＤＲＡＭとしての基本的な動作（プリチャージやリフレッシュなど）を行うことが可能である。

通常、１つのＳＤＲＡＭ素子が存在した場合、その内部はバンクと呼ばれる複数の部分に分割されている。ＳＤＲＡＭでは、このバンクごとにアクセスすることが可能である。このようなＳＤＲＡＭにおいて、リフレッシュ動作を行う場合、全てのバンクがプリチャージされ、ＳＤＲＡＭがアイドル状態となっている時に行う必要がある。

このリフレッシュ動作を円滑に行うためにオートプリチャージ付きのリード（ライト）コマンドを入力して、ＳＤＲＡＭにアクセスする場合がある。このようなアクセスを行う時のタイミングチャートを図６及び図７に示す。オートプリチャージ付きリード（ライト）の場合、図６に示すタイミングＴ６１でバンクアドレス（ＢＡ）、ロウアドレス（Ａ０〜Ａ１１）を取り込んだ後に、図６に示すタイミングＴ６２でオートプリチャージ付きリードを示すコマンド（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、Ａ１０）とカラムアドレス（Ａ０〜Ａ９、Ａ１１）が取り込まれる。その後、データを読み出すリード動作（書き込みであればライト動作、図６、ＤＱ参照）を行った後に、図６にＴ６３で示すタイミングでアクセスしたバンクをプリチャージする。このようにアクセスしたバンクをプリチャージすることでＳＤＲＡＭをアイドル状態へと移行させる。オートプリチャージ付きリード（ライト）アクセスを行えば、リード（ライト）アクセスのあとは常にアイドル状態となるため、図７に示すタイミングＴ７１でリフレッシュ要求が来た場合にすぐにリフレッシュ動作を行うことが可能となる。

しかしながら、リード動作が連続する場合、このオートプリチャージ付きリード（ライト）アクセスでは、１つのリード（ライト）アクセスと、その次のリード（ライト）アクセスの間にプリチャージ動作、次のリード（ライト）アクセスのバンクの活性化動作が必要となる（図６、タイミングＴ６３、Ｔ６４参照）。このプリチャージ、バンク活性化によって、ＳＤＲＡＭに対するアクセス速度が低下してしまう。そこで、オートプリチャージ無しのリード（ライト）アクセスを行ってＳＤＲＡＭのアクセス速度を早くする方法も用いられている。図８及び図９はこのようにオートプリチャージ無しでアクセスする場合のタイミングチャートを示している。

オートプリチャージ無しのリード（ライト）アクセスでは、上記したようにリード（ライト）アクセスのたびにアクセスしたバンクのプリチャージは行わない。１つのリード（ライト）アクセスの次のリード（ライト）アクセスが同一バンクに対するアクセスであれば、そのまま次のリード（ライト）アクセスを行い、他のバンクに対するものであれば、他のバンクの活性化を行い他のバンクにアクセスする。この時、直前のリード（ライト）アクセスでアクセスしていたバンクのプリチャージは行われない（図８、Ｔ８３参照）。

このようにオートプリチャージ無しでアクセスしているＳＤＲＡＭにリフレッシュ要求が出された場合、全バンクがプリチャージされたアイドル状態とはなっていないため、リフレッシュに先立って全バンクプリチャージを行う必要がある（図９、Ｔ９３参照）。この全バンクプリチャージも上記した制御信号の入力端子から入力されるコマンドの１つである。ただしこの全バンクプリチャージを行うコマンドの入力には、／ＲＡＳ端子などのＳＤＲＡＭ制御のための端子のみでなく、メモリに対してアドレスを指定するアドレス端子（Ａ１０）も使用される。

ＳＤＲＡＭとＳＲＡＭあるいはフラッシュメモリでアドレスバス、データバスを共有しているシステムの場合、システム内のメモリ制御回路がＣＰＵなどの処理部と外部メモリとのアクセスを制御している。

このようなシステムでは、例えばＣＰＵを含むシステムＬＳＩからＳＲＡＭあるいはフラッシュメモリに対するアクセス要求、ＳＤＲＡＭに対するアクセス要求、ＳＤＲＡＭに対するリフレッシュ要求が発生する。ここで、ＳＤＲＡＭに対するリフレッシュ要求は、ＣＰＵからの記憶装置に対するアクセス要求にかかわらず、一定周期毎に出される要求である。また、上記したようにＳＤＲＡＭに対するリフレッシュ要求であれば、全バンクプリチャージコマンドに対応して、アドレスバスを介してＳＤＲＡＭの特定のアドレス端子に対する信号も含まれている。そのため、例えばＳＲＡＭに対するアクセス要求とＳＤＲＡＭに対するリフレッシュ要求が競合したときには、ＳＲＡＭあるいはフラッシュメモリに対してのアクセスを終了した後に、ＳＤＲＡＭをリフレッシュさせていた（図１０参照）。また、ＳＤＲＡＭのリフレッシュ期間中は、共有のアドレスバスを介して全バンクプリチャージに対応する信号が出力されるため、他の外部メモリに対するアクセス要求を一時停止していた。

なお、一般的なＤＲＡＭに関するリフレッシュ要求を処理する技術としては、特許文献１に記載の技術が存在する。特許文献１には、ＤＲＡＭアクセス以外のアクセスである場合は、リフレッシュを実行する技術が記載されている。
特開平１１−７７６３号公報

このようにＳＲＡＭなどに対するアクセスを終了した後にＳＤＲＡＭをリフレッシュする方法では、ＳＲＡＭフラッシュメモリとバスを共有しているため、リフレッシュ動作の間、アドレスバス及びデータバス（以下、バス）を使用することができない。そのため、バスの使用効率が低下し、システムの転送効率も低下していた。

本発明の１態様によるメモリ制御システムは、アドレスバスおよびデータバスを介してＣＰＵとアクセスを行う第１のメモリと、前記アドレスバスおよびデータバスを介してＣＰＵとアクセスを行うＳＤＲＡＭと、前記ＳＤＲＡＭに対してリフレッシュ要求を出力するＳＤＲＡＭ制御回路と、前記アドレスバスのうち、前記リフレッシュ要求に対応するコマンドを入力する信号線を選択して前記ＳＤＲＡＭへと出力する選択部とを有する。

本発明の１態様によるメモリ制御回路は、第１のメモリとＤＲＡＭとで共通利用されるバスを介して、前記第１のメモリおよび前記ＤＲＡＭとアクセスを行うメモリ制御回路であって、前記第１のメモリに対する制御信号を生成するメモリ制御回路と、前記ＤＲＡＭに対する制御信号を生成するＤＲＡＭ制御回路と、前記共通利用されるバスのアドレスバスから、前記ＳＤＲＡＭ制御回路の出力するリフレッシュ要求に対応するコマンドを入力する信号線を選択して、前記ＳＤＲＡＭへと出力する選択部とを有する。

本発明の１態様によるメモリ制御システムは、第１のメモリを制御する第１のメモリ制御回路と、ＳＤＲＡＭを制御するＳＤＲＡＭ制御回路と、前記ＳＤＲＡＭ制御回路の出力するアドレス信号のうち、ＳＤＲＡＭに対するリフレッシュ要求に対応するアドレス信号の信号線を選択して前記ＳＤＲＡＭへと接続する選択部と、前記第１のメモリと前記第１のメモリ制御回路及び前記ＳＤＲＡＭと前記ＳＤＲＡＭ制御回路とを接続するアドレスバスとを有する。

本発明の１態様によるメモリ制御システムは、集積回路と共有アドレスバスを介して接続される第１のメモリと、前記共有アドレスバスを介して前記集積回路と接続されるＤＲＡＭと、前記共有アドレスバスとは異なる第２のアドレスバスを介して前記ＤＲＡＭのリフレッシュ要求に対応するコマンド信号を出力する集積回路とを有する。

本発明により、バスの利用効率を向上させることが可能である。

以下に、本発明の実施形態に関するメモリ制御システムについて図面を用いて説明する。図１は、本実施形態のメモリ制御システムを示す概略図である。本発明のメモリ制御システムは、システムＬＳＩ（集積回路）１０、ＳＲＡＭあるいはフラッシュメモリなどからなる外部メモリ２０（以下ＦＬＡＳＨ／ＳＲＡＭ２０と称す）、およびＳＤＲＡＭからなる外部メモリ３０（以下、ＳＤＲＡＭ３０と称す）を有している。システムＬＳＩ１０は、外部メモリ２０および３０と、共通利用されるメモリバスを介して接続されている。

図１に示すように、システムＬＳＩ１０は、ＣＰＵ（中央演算処理部）１１、アービタ１２、ＦＬＡＳＨ／ＳＲＡＭ制御回路１３、ＳＤＲＡＭ制御回路１４、セレクタ１５、１６および１７から構成されている。本実施の形態のメモリ制御システムにおいて、アービタ１２、ＦＬＡＳＨ／ＳＲＡＭ制御回路１３、ＳＤＲＡＭ制御回路１４、セレクタ１５、１６および１７が、メモリ制御回路に相当する。

ＣＰＵ１１は、例えば外部メモリ２０のフラッシュメモリ部あるいはその他の記憶装置に記憶されたプログラムに基づいて動作する。ＣＰＵ１１は、ＦＬＡＳＨ／ＳＲＡＭ２０、ＳＤＲＡＭ３０に対してのデータの読み書きなどを実行する部分である。アービタ１２は、ＣＰＵ１１からのアクセス要求に対し、そのアクセス要求がＦＬＡＳＨ／ＳＲＡＭ２０に対するアクセス要求であればそのアクセス要求をＦＬＡＳＨ／ＳＲＡＭ制御回路１３へと送り、ＳＤＲＡＭ３０に対するアクセス要求であればＳＤＲＡＭ制御回路１４へと送る調停回路である。

ＦＬＡＳＨ／ＳＲＡＭ制御回路１３は、ＣＰＵ１１からのアクセス要求に対応して、フラッシュメモリあるいはＳＲＡＭに対してのアドレス信号、データ信号、コントロール信号などを生成し、それぞれアドレスバスＡＢ１、データバスＤＢ１、コントロール信号線Ｃ１に出力する。

ＳＤＲＡＭ制御回路１４は、ＣＰＵ１１からのアクセス要求に対応して、ＳＤＲＡＭに対してのアドレス信号、データ信号、コントロール信号などを生成し、それぞれアドレスバスＡＢ２、データバスＤＢ２、コントロール信号線Ｃ２に出力する。ここでＳＤＲＡＭ制御回路１４は、その内部にリフレッシュカウンタ１８を有している。このリフレッシュカウンタ１８は、例えば基準クロックのカウント値などに基づいて一定周期毎（例えば１５μｓ毎）に、ＳＤＲＡＭ３０に対するリフレッシュ要求を発生させるカウンタである。

セレクタ１５は、ＦＬＡＳＨ／ＳＲＡＭ制御回路１３およびＳＤＲＡＭ制御回路１４からのアドレスバスＡＢ１、ＡＢ２が接続され、どちらか一方のアドレスバスを選択してアドレス出力ピンへと接続する。アドレス出力ピンから出力されるアドレス信号は、アドレスバスを介してＦＬＡＳＨ／ＳＲＡＭ２０あるいはＳＤＲＡＭ３０へと入力される。セレクタ１６は、ＦＬＡＳＨ／ＳＲＡＭ制御回路１３およびＳＤＲＡＭ制御回路１４からのデータバスＤＢ１、ＤＢ２が接続され、どちらか一方のデータバスを選択してＦＬＡＳＨ／ＳＲＡＭ２０あるいはＳＤＲＡＭ３０へと接続する。このセレクタ１５、１６と、ＦＬＡＳＨ／ＳＲＡＭ２０あるいはＳＤＲＡＭ３０を接続するバスが外部メモリバスとして共通利用される。

セレクタ１７は、ＳＤＲＡＭ制御回路１４からのアドレスバスＡＢ２が接続され、複数の信号線から構成されるアドレスバスＡＢ２の任意の信号線を選択してプリチャージ用アドレス出力ピンＡＰへと接続する。プリチャージ用アドレス出力ピンＡＰに出力されたアドレス信号は、共有バスとは異なるバスでＳＤＲＡＭ３０へと入力される。なお、ＦＬＡＳＨ／ＳＲＡＭ制御回路１３からのコントロール信号線Ｃ１およびＳＤＲＡＭ制御回路１４からのコントロール信号線Ｃ２は、それぞれ異なるバスを介してＦＬＡＳＨ／ＳＲＡＭ２０、ＳＤＲＡＭ３０に接続されている。

図１に示したメモリ制御システムの動作の前に、ＳＤＲＡＭ３０のリフレッシュ動作と本実施形態のメモリ制御システムの接続関係について説明する。ＳＤＲＡＭ３０は、従来のＤＲＡＭにおける／ＲＡＳ（ロウアドレスストローブ）信号、／ＣＡＳ（カラムアドレスストローブ）信号、／ＷＥ（ライトイネーブル）信号、／ＣＳ（チップセレクト）信号などのコントロール信号と、特定ピンなどへの入力信号を組み合わせて様々なコマンドを入力することが可能である。ＳＤＲＡＭ３０は、コマンドが入力された場合に、そのコマンドに基づいた動作を行う。

また、本実施の形態のＳＤＲＡＭ３０は、バーストアクセスが可能なＳＤＲＡＭである。ＳＤＲＡＭの特徴であるバーストアクセスのうち、次のアクセスの対象が同一のバンク、同一のワード線であればカラムアドレスと、リード・ライトのコマンドのみを受け取って、カラムアドレスを更新し連続的にデータをリード（ライト）し、ロウアドレスを取り込む時間を短縮する機能を有するＳＤＲＡＭがある。この場合、本機能を有するＳＤＲＡＭを制御するＳＤＲＡＭ制御回路もまた本機能を実行する為のコマンドを生成する。また、バーストアクセスを行う場合に、本実施の形態のＳＤＲＡＭ制御回路１４は、基本的にはオートプリチャージ無しのリード（ライト）コマンドを用いてアクセスしている。つまり、このようなＳＤＲＡＭでは、リード・ライト動作のたびにデータ線がプリチャージされてはいない。したがって、リード（ライト）アクセスが行われた後のデータ線は、ワード線によってそれぞれのデータ線に接続されたメモリセルの保持するデータに応じたレベルとなっている。そのため、このＳＤＲＡＭ３０をリフレッシュする場合は、図９に示したように、一度ＳＤＲＡＭ３０の全バンクに対するプリチャージを行う必要がある。つまり、本実施の形態のＳＤＲＡＭ３０では、リフレッシュに際して、全バンクプリチャージコマンドを入力することにより、ＳＤＲＡＭ３０の全バンクプリチャージが行われる。本実施の形態のＳＤＲＡＭ３０は、コントロール信号とアドレス信号に含まれる特定ビットに対する信号で全バンクプリチャージのコマンドが入力される。また、ＳＤＲＡＭ３０が、内部でリフレッシュを行うセルフリフレッシュのコマンドは、ＳＤＲＡＭ３０に対するコントロール信号を組み合わせで入力される。本実施の形態のＳＤＲＡＭ３０には、リフレッシュ動作時にＳＤＲＡＭ３０内の全てのデータ線を所定の電圧レベルにする全バンクプリチャージのためのコマンドＰＡＬＬとセルフリフレッシュ開始のためのコマンドＳＥＬＦが入力される。この二つのコマンドを入力することにより、リフレッシュ動作が可能である。

全バンクプリチャージは、コントロール信号と、アドレス信号の特定ビットの信号の組み合わせが予め定められた組み合わせとなった場合に行われる。したがって、アドレス信号のうち、この特定ビットに対応するアドレス信号がＳＤＲＡＭに入力されていれば、ＳＤＲＡＭ３０が、リフレッシュ動作に入ることが可能である。一般的にシステムＬＳＩには様々な仕様のＳＤＲＡＭが接続される。上記のセレクタ１７は、複数の信号線からなるアドレスバスＡＢ２のうち、リフレッシュ動作を行わせるコマンド入力のために必要なアドレス線をＳＤＲＡＭの仕様に応じて選択し、ＳＤＲＡＭの所定アドレスピンへと接続する。このセレクタ１７の設定は、例えばＳＤＲＡＭ制御回路１４内などシステムＬＳＩ１０の内部にレジスタを設け、接続されるＳＤＲＡＭの仕様に応じて、その内容を書き換えることなどで可能となる。システムＬＳＩ１０に接続されるＳＤＲＡＭ３０が、常に同じものであればセレクタ１７は、不要である。図２はこのような場合の本発明のメモリ制御システムを示す。

以下、具体的な例を用いて上記の全バンクプリチャージコマンド入力時の接続例を説明する。図３及び図４は、全バンクプリチャージを入力する場合のアドレスバスとセレクタ１５、１７及びシステムＬＳＩ１０、ＦＬＡＳＨ／ＳＲＡＭ２０、ＳＤＲＡＭ３０のアドレスピンの関係を示した図である。

図３、４に示すメモリ制御システムでは、ＦＬＡＳＨ／ＳＲＡＭ２０、ＳＤＲＡＭ３０共に１２ビットのアドレス信号（Ａ０〜Ａ１１）が入力されるものとして説明する。図３、４ではコントロール信号のバス、データバスなどは省略されている。

図３は、全バンクプリチャージのコマンドが、コントロール信号とアドレス信号の１２ビット目（Ａ１１）の組み合わせで入力されるＳＤＲＡＭ３０とシステムＬＳＩ１０を接続した場合の図である。図３に示すようにＳＤＲＡＭ制御回路１４のアドレスバスＡＢ２の、１ビット目から１１ビット目までのアドレス信号に対応する信号線が、セレクタ１５を介して共有アドレスバスに接続されている。この共有アドレスバスは、ＳＤＲＡＭ３０の１ビット目から１１ビット目までのアドレス信号（Ａ０〜Ａ１０）を入力するピンに接続されている。

一方、全バンクプリチャージコマンドの一部を構成する１２ビット目のアドレス信号Ａ１１に対応する信号線は、セレクタ１７によってプリチャージ用アドレス出力ピンＡＰに接続されている。このプリチャージ用アドレス出力ピンＡＰは、共有バスとは異なるバス（以下、プリチャージアドレスバスと称す）によってＳＤＲＡＭ３０の１２ビット目のアドレス信号を入力するピンに接続されている。つまり、ＳＤＲＡＭ３０に対して全バンクプリチャージコマンドを出力するアドレス信号が１２ビット目であれば、ＳＤＲＡＭ制御回路内のレジスタには１２ビット目を示す設定が保持される。このＳＤＲＡＭ制御回路内のレジスタの設定に基づいてセレクタ１７は、１２ビット目のアドレス信号をプリチャージ用アドレスピンに接続する。そのため、１２ビット目のアドレス信号は常にセレクタ１７とプリチャージアドレスバスを介してＳＤＲＡＭ３０の、アドレス信号の１２ビット目が入力されるピンに接続されている。

図４は、全バンクプリチャージのコマンドが、コントロール信号とアドレス信号の１１ビット目（Ａ１０）の組み合わせで入力されるＳＤＲＡＭ３０とシステムＬＳＩ１０を接続した場合の図である。図３と同様にアドレスバスＡＢ２の信号線のうち１ビット目から１０ビット目までのアドレス信号（Ａ０〜Ａ９）及び１２ビット目のアドレス信号に対応する信号線がセレクタ１５を介して共有バスに接続されている。図４に示す例では、アドレス信号の１１ビット目に対応する信号線がセレクタ１７によって、プリチャージ用アドレス出力ピンＡＰに接続され、プリチャージアドレスバスを介してＳＤＲＡＭ３０に接続される。つまり、前述のＳＤＲＡＭ制御回路１４内のレジスタの設定が変更されている。図４に示す例では、プリチャージアドレスバスは、ＳＤＲＡＭ３０のアドレス信号が入力されるピンの中で１１ビット目のアドレス信号が入力されるピンに接続される。

以下に、このように構成されたメモリ制御システムの動作について説明する。図５は、ＣＰＵ１１からの外部メモリへのアクセス要求と、リフレッシュカウンタ１８によって生成されたリフレッシュ要求、および本実施の形態のメモリ制御システムの動作の模様を模式的に表した図である。

まず、図５における時刻ｔ０で、ＣＰＵ１１からのアクセス要求が外部メモリ２０に対するものであり、この時、リフレッシュ要求は発生していないものとする（図５（ａ）、（ｂ）参照）。アービタ１２は、ＣＰＵ１１からのアクセス要求に基づいて、ＣＰＵ１１から得られたデータ、アドレスなどをＦＬＡＳＨ／ＳＲＡＭ制御回路１３へと出力する。ＦＬＡＳＨ／ＳＲＡＭ制御回路１３は、ＣＰＵ１１からのアクセス要求に基づいたアドレス信号、データ信号、コントロール信号などを生成し、それぞれの信号をアドレスバスＡＢ１、データバスＤＢ１、コントロール信号線Ｃ１に出力する。セレクタ１５、１６は、例えばアービタ１２より、どちらのメモリに対するアクセス要求なのかを受け取り、その指示に従って選択を行うものとする。時刻ｔ０では、セレクタ１５、１６は、ＦＬＡＳＨ／ＳＲＡＭ２０に対してのアクセス要求であるため接続されるアドレスバス、データバスのＡＢ１、ＤＢ１を選択し、ＦＬＡＳＨ／ＳＲＡＭ２０に接続する。このため、ＦＬＡＳＨ／ＳＲＡＭ２０にはＦＬＡＳＨ／ＳＲＡＭ制御回路１３で生成されたアドレス信号、データ信号が入力され、ＣＰＵ１１との間に正常なアクセスを確立することが出来る。

次に図５における時刻ｔ１で、ＣＰＵ１１から外部メモリに対してアクセス要求が発生し、時刻ｔ２においてリフレッシュカウンタ１８が、カウント値に基づいたリフレッシュ要求を発生させた場合について説明する。時刻ｔ１においては前述の時刻ｔ０と同様、セレクタ１５、１６がＡＢ１、ＤＢ１を選択的にＦＬＡＳＨ／ＳＲＡＭ２０に接続し、ＣＰＵ１１とＦＬＡＳＨ／ＳＲＡＭ２０のアクセスが確立される。時刻ｔ２においてＣＰＵ１１がＦＬＡＳＨ／ＳＲＡＭ２０とのアクセス中にＳＤＲＡＭ３０に対してのリフレッシュ要求が発生した場合、ＳＤＲＡＭ制御装置１４は、ＳＤＲＡＭ３０をリフレッシュさせるために必要なコマンドを生成する。つまり外部メモリであるＳＤＲＡＭ３０に上述したコマンドＰＡＬＬと、ＳＥＬＦを連続的に生成してＳＤＲＡＭ３０へと出力する。上記したように、セレクタ１７はアドレスバスＡＢ２の複数の信号線（Ａ０〜Ａ１１）のうち、リフレッシュするためのコマンド（全バンクプリチャージ）を入力するアドレス信号の特定ビット（図３の例ではＡ１１、図４ではＡ１０）に対応する信号線を、プリチャージ用アドレス出力ピンＡＰを介して選択的にＳＤＲＡＭ３０へと接続するセレクタである。そのため、コントロール信号としての／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ信号と特定のピン（ＳＤＲＡＭのＡ１０あるいはＡ１１入力ピン）への入力信号の組み合わせから構成されるリフレッシュ動作のためのコマンドがＳＤＲＡＭ３０に入力される。

本実施形態では、例えばｔ２においてリフレッシュ要求が発生した場合は、ＳＤＲＡＭ制御回路１４が／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌの組み合わせのコントロール信号をコントロール信号線Ｃ２に出力し、コマンドを入力するための特定ピンに対応するアドレス信号の所定ビットをＨレベルとする。このＰＡＬＬコマンドはコントロール信号線及びプリチャージ用アドレス出力ピンを介して出力される。その結果、このＰＡＬＬコマンドはコントロール信号を伝達するバスと、プリチャージアドレスバスによって選択された信号線を介して外部メモリであるＳＤＲＡＭ３０に入力され、全バンクプリチャージ動作が行われる。その後、ＳＤＲＡＭ制御装置１４は連続的に上記のＳＥＬＦに対応するコマンドとして／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈの組み合わせとなるコントロール信号を生成する。なお、セルフリフレッシュ開始を示すためのコマンドＳＥＬＦでは、コマンド入力のためのアドレス信号の特定ビットは、特に規定されていない。このコマンドＳＥＬＦを受けて、ＳＤＲＡＭはセルフリフレッシュを開始する。このコマンドＰＡＬＬ、ＳＥＬＦの入力により、ＳＤＲＡＭ３０のリフレッシュ動作が実行される。なお、ｔ２におけるリフレッシュ要求に基づいたリフレッシュ動作の間は、セレクタ１５および１６は、ＣＰＵ１１からのアクセス要求に基づいて、ＦＬＡＳＨ／ＳＲＡＭ制御回路１３からの出力バスＡＢ１、ＤＢ１を選択してＦＬＡＳＨ／ＳＲＡＭ２０に接続しているため、ＦＬＡＳＨ／ＳＲＡＭ２０とＣＰＵ１１間のアクセスも正常に行われる。

次に、図５における時刻ｔ３で、ＣＰＵ１１からのアクセス要求がＳＤＲＡＭ３０に対するものであり、この時、リフレッシュ要求は発生していないものとする（図５（ａ）、（ｂ）参照）。アービタ１２は、ＣＰＵ１１からのアクセス要求に基づいて、ＣＰＵ１１から得られたデータ、アドレスなどをＳＤＲＡＭ制御回路１３へと出力する。ＳＤＲＡＭ制御回路１３は、ＣＰＵ１１からのアクセス要求に基づいたアドレス信号、データ信号、コントロール信号などを生成し、それぞれの信号をアドレスバスＡＢ２、データバスＤＢ２、コントロール信号線Ｃ２に出力する。セレクタ１５は、例えばアービタ１２より、どちらのメモリに対するアクセス要求なのかを受け取り、その指示に従って選択を行うものとする。ここでセレクタ１５、１６は、ＳＤＲＡＭに対してのアクセス要求であるため接続されるアドレスバス、データバスのＡＢ２、ＤＢ２を選択し、外部メモリ３０に接続する。このため、外部メモリ３０にはＳＤＲＡＭ制御回路１４で生成されたアドレス信号、データ信号が入力され、ＣＰＵとの間に正常なアクセスを確立することが出来る。なお、この時、ＳＤＲＡＭ３０では、上記したコマンドＰＡＬＬを入力するためのピンは、プリチャージアドレスバス介して接続され、ＳＤＲＡＭ３０の通常動作における信号を入出力している。

図５に示す時刻ｔ４において、ＣＰＵ１１のアクセス要求に基づいて、ＣＰＵ１１がＳＤＲＡＭ３０とのアクセス中にリフレッシュカウンタ１８によりリフレッシュ要求が生成された場合、ＳＤＲＡＭ制御装置１４は、上述したリフレッシュ動作のためのコマンドを発生させない。この動作は、例えばアービタ１２により、ＳＤＲＡＭ制御回路１４が選択されている間は、リフレッシュ要求を無視することなどで実行が可能である。このように動作することで、ＣＰＵ１１とＳＤＲＡＭ３０がアクセスしている時に、リフレッシュ動作が割り込んでしまうのを防ぐことが可能である。なお、ＳＤＲＡＭ３０に対するアクセス中のリフレッシュ要求は、フラグなどとしてＳＤＲＡＭ制御回路１４中に保持しておき、アービタ１２によって選択されている回路がＳＤＲＡＭ制御回路でなくなったときに、リフレッシュ動作を実行するなどとしてもよい。図５には、この場合の模式図を示す。

以上詳細に説明したように、本実施の形態によれば、ＣＰＵがＦＬＡＳＨ／ＳＲＡＭなどの外部メモリ２０にアクセスしているときでも、ＳＤＲＡＭ３０のリフレッシュを行うことが出来る。そのため、２種類の外部メモリに対してアドレスバス、データバスを共有している場合でもこれらのバスを効率よく利用することが可能である。また、ＳＤＲＡＭに選択的に接続されるアドレスバスは、リフレッシュのためのコマンドを入力するピンにのみ対応していればよく、ＳＤＲＡＭのために新たなアドレスバスを設ける必要はない。また、システムＬＳＩ内に設けたセレクタにより、全バンクプリチャージに対応するアドレスバスを選択する構成としているため、全バンクプリチャージのコマンドを入力するアドレスバスがＳＤＲＡＭによって異なる場合でもセレクタの設定により確実なコマンド入力が可能となる。

実施の形態では、ＦＬＡＳＨ／ＳＲＡＭ２０、ＳＤＲＡＭ３０共に１２ビットで
アドレスが指定される例を用いて説明したが、それぞれのアドレスを指定するビッ
ト数は異なっていてもよく、その場合、少なくとも一部のアドレスバスを共有する
ような構成となっていればよい。さらに、実施の形態では、SDRAMを例に説明したが、
リフレッシュを必要とするメモリであれば、（例えばDRAM）、どのようなメモリで
あっても良いことはいうまでもない。

本発明の実施の形態に関わるメモリ制御システムの構成を示す図である。 本発明の実施の形態に関わるメモリ制御システムの構成を示す図である。 本発明の実施の形態に関わるメモリ制御システムの構成を示す図である。 本発明の実施の形態に関わるメモリ制御システムの構成を示す図である。 本発明の実施の形態のメモリ制御システムの動作を示す図である。 ＳＤＲＡＭの動作を説明するタイミングチャートである。 ＳＤＲＡＭの動作を説明するタイミングチャートである。 ＳＤＲＡＭの動作を説明するタイミングチャートである。 ＳＤＲＡＭの動作を説明するタイミングチャートである。 従来のメモリ制御システムの動作を示す図である。

符号の説明

１０ システムＬＳＩ
１１ ＣＰＵ
１２ アービタ
１３ ＦＬＡＳＨ／ＳＲＡＭ制御回路
１４ ＳＤＲＡＭ制御回路
１５、１６、１７ セレクタ
１８ リフレッシュカウンタ
２０ 外部メモリ（ＦＬＡＳＨ／ＳＲＡＭ）
３０ 外部メモリ（ＳＤＲＡＭ）
ＡＢ１、ＡＢ２ アドレスバス
ＤＢ１、ＤＢ２ データバス
Ｃ１、Ｃ２ コントロール信号線

Claims (4)

1. 第１メモリと、
   リフレッシュを必要とし前記第１メモリとは異なる第２メモリと、
   前記第１メモリまたは第２メモリにアドレス信号を出力して前記第１または第２メモリと接続される集積回路と、
   前記集積回路と前記第１および第２メモリに共通接続された第１アドレス信号線と、
   前記集積回路と前記第１メモリとを接続せず、前記集積回路と前記第２メモリとを接続し、前記第１アドレス線とは別に設けられた第２アドレス信号線と、を有し、
   前記第２アドレス信号線は、前記第２メモリのリフレッシュを行う場合に前記第２メモリに出力すべきビットを伝送すると共に、前記集積回路が前記第２メモリに接続する際には前記第２メモリの通常動作における信号を伝送し、
   前記集積回路は、前記第１メモリに対するアドレス信号を出力する第１制御回路と、前記第２メモリに対するアドレス信号を出力するとともに、前記第２メモリのリフレッシュを行う場合に前記第２メモリに出力すべきビットを出力する第２制御回路と、
   前記第１メモリに対するアドレス信号と前記第２メモリに対するアドレス信号のいずれか一を選択する第１セレクタと、
   前記第２制御回路に接続された複数のアドレス信号線の内の一を選択して、前記第２メモリのリフレッシュを行う場合に前記第２メモリに出力すべきビットを出力する第２セレクタと、
   を有することを特徴とするシステム。
2. 前記集積回路と前記第１メモリを接続し、前記集積回路と前記第２メモリは接続せず、
   前記第１および第２アドレス信号線とは別に設けられた第３アドレス信号線をさらに有することを特徴とする請求項１に記載のシステム。
3. 前記集積回路は、
   前記第１メモリまたは前記第２メモリの一にアクセスすることを示すアクセス要求を出力するプロセッサと、
   前記プロセッサが出力した前記アクセス要求に対応する前記第１制御回路または前記第２制御回路に前記アクセス要求を出力するアービタと、
   をさらに有することを特徴とする請求項１に記載のシステム。
4. 前記第２制御回路は、前記集積回路が前記第２メモリと接続されている間は、前記第２メモリのリフレッシュを行う場合に前記第２メモリに出力すべきビットを出力せず、リフレッシュを行うべきことを記憶しておくことを特徴とする請求項１に記載のシステム。
   
   

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