JP2007087375A - メモリ制御システムおよびメモリ制御回路 - Google Patents
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Abstract
【解決手段】メモリ制御システムは、アドレスバスおよびデータバスを介してCPUとアクセスを行う第1のメモリと、アドレスバスおよびデータバスを介してCPUとアクセスを行うSDRAMと、SDRAMに対してリフレッシュ要求を出力するDRAM制御回路と、アドレスバスのうち、リフレッシュ要求に対応するコマンドを入力する信号線を選択してSDRAMへと出力する選択部とを有する。
【選択図】 図1
Description
アドレスが指定される例を用いて説明したが、それぞれのアドレスを指定するビッ
ト数は異なっていてもよく、その場合、少なくとも一部のアドレスバスを共有する
ような構成となっていればよい。さらに、実施の形態では、SDRAMを例に説明したが、
リフレッシュを必要とするメモリであれば、(例えばDRAM)、どのようなメモリで
あっても良いことはいうまでもない。
11 CPU
12 アービタ
13 FLASH/SRAM制御回路
14 SDRAM制御回路
15、16、17 セレクタ
18 リフレッシュカウンタ
20 外部メモリ(FLASH/SRAM)
30 外部メモリ(SDRAM)
AB1、AB2 アドレスバス
DB1、DB2 データバス
C1、C2 コントロール信号線
Claims (10)
- アドレスバスおよびデータバスを介してCPUとアクセスを行う第1のメモリと、
前記アドレスバスおよびデータバスを介してCPUとアクセスを行うSDRAMと、
前記SDRAMに対してリフレッシュ要求を出力するSDRAM制御回路と、
前記アドレスバスのうち、前記リフレッシュ要求に対応するコマンドを入力する信号線を選択して前記SDRAMへと接続する選択部とを有するメモリ制御システム。 - 前記リフレッシュ要求に対応するコマンドは、前記SDRAMの全バンクプリチャージコマンドであることを特徴とする請求項1に記載のメモリ制御システム。
- 前記SDRAMのアドレスは、前記アドレスバスのデータと、前記選択部で選択された信号線の信号とで設定されることを特徴とする請求項1あるいは2に記載のメモリ制御システム。
- 第1のメモリとSDRAMとで共通利用されるバスを介して、前記第1のメモリおよび前記SDRAMとアクセスを行うメモリ制御回路であって、
前記第1のメモリに対する制御信号を生成する第1のメモリ制御回路と、
前記SDRAMに対する制御信号を生成するSDRAM制御回路と、
前記共通利用されるバスのアドレスバスから、前記SDRAM制御回路の出力するリフレッシュ要求に対応するコマンドの信号線を選択して、前記SDRAMへと接続する選択部とを有するメモリ制御回路。 - 前記メモリ制御回路は、前記選択部で選択された前記リフレッシュ要求に対応するコマンドを前記SDRAMへ送出する端子を有することを特徴とする請求項4に記載のメモリ制御回路。
- 前記リフレッシュ要求は前記SDRAMに対する全バンクプリチャージコマンドを含むことを特徴とする請求項4あるいは5に記載のメモリ制御回路。
- 第1のメモリを制御する第1のメモリ制御回路と、
SDRAMを制御するSDRAM制御回路と、
前記SDRAM制御回路の出力するアドレス信号のうち、SDRAMに対するリフレッシュ要求に対応するアドレス信号の信号線を選択して前記SDRAMへと接続する選択部と、
前記第1のメモリと前記第1のメモリ制御回路及び前記SDRAMと前記SDRAM制御回路とを接続するアドレスバスとを有するメモリ制御システム。 - 前記メモリ制御回路は、前記選択部で選択された前記リフレッシュ要求に対応するコマンドを前記SDRAMへ送出する端子を有することを特徴とする請求項7に記載のメモリ制御システム。
- 前記リフレッシュ要求は前記SDRAMに対する全バンクプリチャージコマンドを含むことを特徴とする請求項7あるいは8に記載のメモリ制御システム。
- 集積回路と共有アドレスバスを介して接続される第1のメモリと、
前記共有アドレスバスを介して前記集積回路と接続されるDRAMと、
前記共有アドレスバスとは異なる第2のアドレスバスを介して前記DRAMのリフレッシュ要求に対応するコマンド信号を出力する集積回路とを有するメモリ制御システム。
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