JP4225223B2 - メモリ制御装置および方法 - Google Patents

Description

本発明はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の双方に接続してメモリアクセスを制御するメモリ制御装置、メモリ制御方法に関し、特に、アドレスバス、データバスを共通化し、ＳＤＲＡＭに対するオートリフレッシュサイクルをＳＲＡＭのメモリサイクルと並行して制御する技術に関する。

従来の異なる種類のメモリ装置を制御する技術として、特許文献１に記載された「メモリ制御装置およびメモリ制御方法」が開示されている。

この特許文献１の発明は、ＳＤＲＡＭとシンクロナスＲＯＭとが同一のバスで接続してメモリ制御を行う処理装置であり、ＳＤＲＡＭに対するリフレッシュサイクルと、シンクロナスＲＯＭに対するメモリサイクルを効率的に行って、メモリ制御装置の処理能力を向上させることを目的としたものである。
特開２００２−２６９９８０号公報。

通常、ＳＤＲＡＭとＳＲＡＭはアクセス制御の方法が異なるものであり、同一バスでアクセスを行うことを困難としている。

従って、通常のメモリコントローラでは、ＳＤＲＡＭとＳＲＡＭに対して別々のバスで接続するのが一般的である。

しかし、最近のメモリは大容量のため、メモリデバイスからのアドレス線、データ線の数も増加する傾向にある。

メモリコントローラがＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）／ＧＡ（Ｇａｔｅ Ａｒｒａｙ）／ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等で纏まっている場合、各々のメモリへのデータバス、アドレスバスが多ピンの構成となってしまうため、ＡＳＩＣ等のチップサイズが、ピンネックによって大きくなり、結果的にメモリコントローラの製造コストを抑えることができず、また、消費電力が高くなってしまうといった問題が生じた。

この対策として、単純にアドレスバス、データバスを共用化することによるピン数の削減を行う方法が考えられる。

しかし、ＳＤＲＡＭは、チップの仕様に基づいて定期的にリフレッシュ動作を行って、各メモリセル内の電荷量を一定の値以上に保つ必要がある。

このため、ＳＤＲＡＭのオートリフレッシュに関しては、ＳＲＡＭへのメモリアクセスと並行して実施しなければならないケースがある。

また、オートリフレッシュの制御コマンドは、ＳＤＲＡＭ制御用のコマンドのみで制御可能であるが、オートリフレッシュ後のプリチャージを行う場合は、アドレス線の一部を制御コマンドと合せてアサートする必要がある。

従って、ＳＤＲＡＭへのオートリフレッシュと、ＳＲＡＭに対するアクセス制御が同時に制御される際は、アドレスバスの一部が競合するため、アドレスバス、データバスは完全に共通化することができないといった問題がある。

よって、本発明は、ＳＤＲＡＭおよびＳＲＡＭへのアドレスバス、データバスを共通化し、なおかつ、オートリフレッシュサイクルと、ＳＲＡＭのメモリアクセスサイクルを並行して実施することができることができるメモリ制御装置および方法の提供を目的とする。

上記目的を達成するために、請求項１の発明は、アドレスバスの１つのラインをプリチャージ制御信号ラインとして定期的にリフレッシュ動作を行う第１のメモリとリフレッシュ動作を必要としない第２のメモリとを切換制御するメモリ制御装置において、第１のメモリおよび第２のメモリに対してアドレスバスおよびデータバスを共用化するとともに、プリチャージ制御信号ラインを第１のメモリに対するアドレスバスから専用プリチャージ制御ラインとして分離し、第２のメモリに対するアクセス時における第１のメモリのリフレッシュタイミングにおいては、専用プリチャージ制御信号ラインを用いて第１のメモリのリフレッシュ動作を制御するメモリ制御手段を具備することを特徴とする。

また、請求項２の発明は、請求項１の発明において、第１のメモリは、ＳＤＲＡＭであり、第２のメモリは、ＳＲＡＭであることを特徴とする。

また、請求項３の発明は、請求項２の発明において、メモリ制御手段は、ホストからのチップセレクト信号、制御バス、アドレスバス、データバスの各信号を検知してＳＤＲＡＭに対するリードサイクル、ライトサイクルを制御するＳＤＲＡＭコントローラと、ホストからのチップセレクト信号、制御バス、アドレスバス、データバスの各信号を検知して、ＳＲＡＭに対するリードサイクル、ライトサイクルを制御するＳＲＡＭコントローラと、ＳＤＲＡＭに対するリフレッシュサイクルを指示するリフレッシュカウンタと、リフレッシュカウンタからのリフレッシュサイクルの指示を専用プリチャージ制御信号ラインに出力するリフレッシュ指示出力手段と、ＳＤＲＡＭコントローラおよびＳＲＡＭコントローラからのアドレスおよびデータをホストからのチップセレクト信号に応じて共用化したアドレスバスおよびデータバスに選択的に出力する選択回路手段とを具備することを特徴とする。

また、請求項４の発明は、アドレスバスの１つのラインをプリチャージ制御信号ラインとして定期的にリフレッシュ動作を行う第１のメモリとリフレッシュ動作を必要としない第２のメモリとを切換制御するメモリ制御方法において、第１のメモリおよび第２のメモリに対してアドレスバスおよびデータバスを共用化するとともに、プリチャージ制御信号ラインを第１のメモリに対するアドレスバスから専用プリチャージ制御ラインとして分離し、第２のメモリに対するアクセス時における第１のメモリのリフレッシュタイミングにおいては、専用プリチャージ制御信号ラインを用いて第１のメモリのリフレッシュ動作を制御することを特徴とする。

本発明によれば、メモリコントローラにおける信号線のピン数を少なくし、さらには、メモリコントローラ、メモリを搭載するボードにおける配線面積を小さくすることで、ボートサイズの小型化を実現することができる。

これに伴い、ＳＤＲＡＭ、ＳＲＡＭを実装する装置の製造コストの削減、省電力化、小型化を実現することができる。

以下、本発明のメモリ制御装置および方法について添付図面を参照しながら詳細に説明する。

図１は、従来のメモリ制御装置の構成（図１（Ａ））と、本発明のメモリ制御装置の構成（図１（Ｂ））をそれぞれ示した概略構成図である。

図１（Ａ）は、従来のメモリコントローラ７００がＳＤＲＡＭ３１０、ＳＲＡＭ３２０に対して、別々のデータ、アドレスバス（（図１（Ａ））の７０６、７０７）、別々の制御線（図１（Ａ）の７０５、７０８）にて接続した構成を示したブロック図である。

図１（Ａ）において、従来のメモリコントローラ７００は、ＳＤＲＡＭ３１０、ＳＲＡＭ３２０に対して個別のバスにて接続した構成のため、例えば、１２８ＭのＳＤＲＡＭ３１０の場合は、制御線１０本、ＳＤＲＡＭ用のアドレス、データバスの信号線が２７本必要となる。

また、ＳＲＡＭ３２０に対しては、ＳＲＡＭ用制御線が５本、ＳＲＡＭ用データバス、アドレスバスの信号線が３３本と必要となる。

よって、従来のメモリコントローラ７００がＳＤＲＡＭ３１０、ＳＲＡＭ３２０を制御するための制御線は、合計７５本必要となる。

一方、図１（Ｂ）は、本発明のメモリコントローラ２００が含むメモリ制御のための構成を示したブロック図である。

図１（Ｂ）において、メモリコントローラ２００は、ＳＤＲＡＭ３１０とＳＲＡＭ３２０がデータバス、アドレスバスを共用化して接続される。

ホストコントローラ１００は、ＳＤＲＡＭ３１０、ＳＲＡＭ３２０に対し、各々のＣＳ（チップセレクト信号）として、ＳＤＲＡＭチップセレクト信号線４０２、ＳＲＡＭチップセレクト信号線４０４を使ってアクセスし、メモリコントローラ２００を介してデータの読み書きを行う。

例えば、ＳＲＡＭ３２０にアクセスする場合はＳＲＡＭチップセレクト信号線４０４をアクティブにして、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号線４０１、データ、アドレスバス４０３その他の制御線をホストコントローラ１００からアクセスすることにより、メモリコントローラ２００がそれらの情報を元にＳＲＡＭ３２０にアクセスを行う。

また、ＳＤＲＡＭ３１０の場合はＳＤＲＡＭチップセレクト信号線４０２をアクティブにして、ＷＥ、ＯＥ信号線４０１、データ、アドレスバス４０３、その他の制御線をホストコントローラ１００からアクセスすることにより、メモリコントローラ２００がそれらの情報を元にＳＤＲＡＭ３１０にアクセスを行う。

通常のメモリアクセス制御は、ホストコントローラ１００の支配下にあるため、ＳＤＲＡＭ３１０とＳＲＡＭ３２０のアクセスに対する競合は発生しないが、これとは別に、メモリコントローラ２００は、ＳＤＲＡＭ３１０の特性上リフレッシュコマンドを定期的に出す必要がある。

ＳＤＲＡＭ３１０に対するリフレッシュタイミングは、ＳＤＲＡＭ３１０の容量によって変化するものであり、例えば、６４Ｍｂｉｔ、１２８Ｍｂｉｔの場合は４０９６回／６４ｍｓで、２５６ｋｂｉｔの場合は８１９２回／６４ｍｓのアクセスが必要である。

このタイミングはメモリコントローラ２００内部のリフレッシュカウンタ２０１で生成する。

なお、リフレッシュタイミングのカウンター値については、外部に設けた入力ピン４０７の情報（Ｐｕｌｌ ｕｐ／Ｐｕｌｌ ｄｏｗｎ等）により、リフレッシュカウント値を変更する事も可能とする。

また、メモリコントローラ２００の内部レジスタによってもカウンター値を自由に変化させる事も可能とする。

ＳＤＲＡＭ３１０の仕様上、リフレッシュ動作をデバイスに指示するためには、ＳＤＲＡＭ３１０の制御線以外にＳＤＲＡＭ３１０へのアドレス線の１本（Ａ［１０］）を使用する必要がある。

よって、ＳＤＲＡＭ３１０に繋ぐアドレス線（Ａ［１０］）のみ、他のアドレス線とは別に設けたＳＤＲＡＭ専用アドレス信号線５０２としてＳＤＲＡＭ３１０に接続させる構成にする。

これにより、ＳＲＡＭ３２０にアクセス中の場合でもＳＤＲＡＭ３１０に対してリフレッシュコマンドを発行する事が可能となる。

また、カウンター値を変化させ、リフレッシュのタイミングを変化させてもＳＲＡＭ３２０とのアドレスバス干渉は起こらずに規定数のリフレッシュを確実に実行する事が可能となる。

図１（Ｂ）に示した構成にすることによって、本来は、共通アドレス／データバス５０３によるＳＤＲＡＭ用データアドレスバス７０６と、ＳＲＡＭデータアドレスバス７０７を共通化した分の２７本の制御線を削減することができるが、ＳＤＲＡＭ専用アドレス信号線５０２を個別に設けたので、合計２６本の制御線を削減することができる。

これにより、図１（Ｂ）の構成を図１（Ａ）の構成と比較すると、メモリコントローラ２００は、削減した制御線分のピン数を減らすことができ、メモリコントローラと、ＳＤＲＡＭ３１０、ＳＲＡＭ３２０間の配線面積を小さくすることができる。

次にＳＲＡＭ３２０に対するアクセスについて説明する。

図２は、ホストコントローラ１００からＳＲＡＭ３２０へのアクセス要求があった場合の図である。

ホストコントローラ１００からはＳＲＡＭチップセレクト信号線４０４がアサートされ、ＳＲＡＭ３２０にアクセス要求を出した事になる。

この場合、メモリコントローラ２００内のＳＲＡＭコントローラ２０３が動作して、ＳＲＡＭ３２０に対して、共通アドレス／データバス５０３、そしてＳＲＡＭ制御線５０４を制御することによりＳＲＡＭ３２０に対して読み書きを行う。

共通アドレス／データバス５０３はＳＤＲＡＭ３１０にも共通バスとして接続されているが、ＳＤＲＡＭ制御線５０１は動作しないのでＳＤＲＡＭ３１０に対しては何も読み書きされない事になる。

次に、ＳＤＲＡＭ３１０に対するアクセスについて説明する。

図３は、ホストコントローラ１００からＳＤＲＡＭ３１０をアクセスした場合の図である。

ホストコントローラ１００は、ＳＤＲＡＭチップセレクト信号線４０２をアサートしてＳＤＲＡＭ３１０へのアクセス要求をメモリコントローラに指示する。

この場合、メモリコントローラ２００内のＳＤＲＡＭコントローラ２０２が動作して、ＳＤＲＡＭ３１０に対して、共通アドレス／データバス５０３、そしてＳＤＲＡＭ制御線５０１を制御することによりＳＤＲＡＭ３１０に対して読み書きを行う。

共通アドレス／データバス５０３はＳＲＡＭ３２０にも共通に接続されているが、ＳＲＡＭ制御線５０４は動作しないのでＳＲＡＭ３２０に対しては何も読み書きされない事になる。

次に、ＳＤＲＡＭ３１０に対するリフレッシュ動作について説明する。

図４は、リフレッシュカウンタ２０１がリフレッシュタイミング時にＳＤＲＡＭコントローラ２０２にリフレッシュ要求を出す場合の図である。

リフレッシュコマンドを出力するタイミングを検知すると、リフレッシュカウンタ２０１がリフレッシュ要求をＳＤＲＡＭコントローラ２９２に出力し、ＳＤＲＡＭコントローラ２０２がＳＤＲＡＭ専用アドレス線５０２と、ＳＤＲＡＭ制御線５０１を使用してＳＤＲＡＭ３１０に対するリフレッシュサイクルを実行する。

ここで、ＳＤＲＡＭコントローラ２０２において、リフレッシュタイミングが通常のＳＤＲＡＭ３１０アクセスタイミングと重なる場合は、予め設定された優先順位が高い方を先に処理する。

次に、ホストコントローラ１００からのＳＲＡＭ３２０アクセス要求と、リフレッシュカウンタ２０１からのＳＤＲＡＭ３１０のリフレッシュ要求が同時に発生した場合の処理について説明する。

図５は、ＳＲＡＭ３２０アクセス中に、ＳＤＲＡＭ３１０のリフレッシュ動作が同時に入った場合の図である。

ＳＲＡＭ３２０へのアクセスに関しては、図２を用いて説明したＳＲＡＭ３２０の動作時と同様である。

この状態で、ＳＤＲＡＭ３１０に対してのリフレッシュ要求が発生した場合、図４を用いて説明したようにリフレッシュカウンタ２０１からＳＤＲＡＭコントローラ２０２に対してリフレッシュ要求が出力されることになる。

ＳＤＲＡＭ３１０のリフレッシュに対して必要な制御線はＳＤＲＡＭ専用アドレス信号線５０２とＳＤＲＡＭ制御線５０１のみである。

よって、ＳＤＲＡＭ専用アドレス信号線５０２のみを分離させてＳＤＲＡＭ３１０専用にしているため、ＳＤＲＡＭコントローラ２０２はＳＲＡＭ３２０アクセスの影響を受けずにＳＤＲＡＭ３１０に対してリフレッシュコマンドを出す事が可能となり、ＳＤＲＡＭ３１０はリフレッシュを正常に行う事ができる。

次に、図１（Ａ）、図２、図３、図４、図５に示したメモリコントローラ２００についてさらに説明する。

図６において、ホストコントローラ１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、あるは、ＤＭＡ転送を制御するＤＭＡコントローラに相当し、メモリコントローラ２００に対してＳＤＲＡＭあるいはＳＲＡＭに対するメモリアクセスを排他的に指示する装置である。

ホストコントローラ１００、メモリコントローラ２００、ＳＤＲＡＭ３１０、ＳＲＡＭ３２０は、それぞれ、図示しない共通の発信回路から供給されるクロック信号に基づいて相互に同期制御を行う。

ホストコントローラ１００とメモリコントローラ２００は、ＷＥ、ＯＥ信号線４０１、ＳＤＲＡＭチップセレクト信号線４０２、データ、アドレスバス４０３、ＳＲＡＭチップセレクト信号線４０４によって接続される。

ＷＥ、ＯＥ信号線４０１は、ホストコントローラ１００が、メモリのリードサイクル、ライトサイクルの別を識別するための、ＯＥ、ＷＥをメモリコントローラに対して出力するための信号線である。

ＳＤＲＡＭチップセレクト信号線４０２は、ホストコントローラ１００が、ＳＤＲＡＭ３１０に対するメモリ制御要求であることをメモリコントローラ２００に通知するための信号線である。

データ、アドレスバス４０３は、メモリに対するリードもしくはライト動作の対象となるメモリ領域のアドレスを指示するためのアドレスバスと、ライト動作によってメモリに書き込み処理を行う際のライトデータ、あるいは、リード動作によって、メモリから読み取ったリードデータを所定のビット数の信号線にて送受信するデータバスである。

ＳＲＡＭチップセレクト信号線４０４は、ホストコントローラ１００が、ＳＲＡＭ３２０に対するメモリアクセス要求が発生したことをメモリコントローラ２００に通知するための信号線である。

メモリコントローラ２００は、リフレッシュカウンタ２０１、ＳＤＲＡＭコントローラ２０２、ＳＲＡＭコントローラ２０３、選択回路２０４、ＷＥ、ＯＥ信号線分配部２０６、データ、アドレスバス分配部２０７を具備する。

リフレッシュカウンタ２０１は、ＳＤＲＡＭ３１０の規格として予め指定されたリフレッシュサイクルに基づいてリフレッシュトリガを定期的に生成してＳＤＲＡＭコントローラ２０２に出力する。

ＳＤＲＡＭコントローラ２０２は、ＳＤＲＡＭ３１０に対するメモリリードサイクル、メモリライトサイクル、リフレッシュサイクルを実行するための制御信号、アドレス信号を、メモリライトデータを所定のタイミングにて生成してＳＤＲＡＭ３１０に出力する。 また、ＳＤＲＡＭコントローラ２０２は、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、ＣＥ（チップ・
イネーブル）等の制御信号をＳＤＲＡＭ制御線５０１にてＳＤＲＡＭ３１０に出力し、アドレス信号、データ信号は選択回路２０４に出力する。

さらに、ＳＤＲＡＭコントローラ２０２は、リフレッシュカウンタ２０１から出力されたリフレッシュトリガを検知した場合は、ＳＤＲＡＭ制御線５０１に対して、オートリフレッシュ用のコマンドに応じた制御信号を出力し、ＳＤＲＡＭ専用アドレス信号線５０２においては、本来所定のアドレス線にて出力するプリチャージ用の信号を個別に生成してＳＤＲＡＭ専用アドレス信号線５０２に出力する。

なお、ＳＤＲＡＭ専用アドレス信号線５０２は、ＳＲＡＭ３２０に対するメモリアクセス中でも、ＳＤＲＡＭ３１０に対するオートリフレッシュを並行して確実に指示するため策として特別に設けられた専用アドレス線である。

従って、ＳＤＲＡＭ専用アドレス信号線５０２は、共通アドレス／データバス５０３の分岐点５０５以後、ＳＤＲＡＭ３１０に接続される間の配線路である共通アドレス／データバス５０３−１において、オートプリチャージコマンドと併用されるアドレス線に相当する信号線は遮断し、これに代替するアドレス線として常にＳＤＲＡＭ専用アドレス信号線５０２の信号がＳＤＲＡＭ３１０に出力されるような回路構成となる。

ＳＲＡＭコントローラ２０３は、ＳＲＡＭ３２０に対するメモリリードサイクル、メモリライトサイクルを実行するための制御信号、アドレス信号、メモリライトデータの出力制御を行う。

また、ＳＲＡＭコントローラ２０３は、ＳＲＡＭ制御線５０４にて制御信号をＳＲＡＭ３２０に出力し、アドレス信号、データ信号は選択回路２０４に出力する。

選択回路２０４は、ＳＤＲＡＭコントローラ２０２あるいはＳＲＡＭコントローラ２０３から出力されたアドレス信号、データラインの信号を、ＳＤＲＡＭチップセレクト信号線４０２、ＳＲＡＭチップセレクト信号線４０４の信号レベルに基づいて、共通アドレス／データバス５０３との電気的な接続、遮断制御を行う。

ＷＥ、ＯＥ信号線分配部２０６は、ＷＥ、ＯＥ信号線４０１からの信号を、ＳＤＲＡＭコントローラ２０２、ＳＲＡＭコントローラ２０３それぞれに供給する。

データ、アドレスバス分配部２０７は、ホストコントローラ１００からのアドレス／データバス４０３の信号を、ＳＤＲＡＭコントローラ２０２、ＳＲＡＭコントローラ２０３それぞれに供給する。

次に、ＳＤＲＡＭにメモリアクセス制御のためのコマンドについて説明する。

図７は、ＳＤＲＡＭに対する制御コマンドのうち、特に、オートリフレッシュ、プリチャージに関連するコマンドを示した図である。

ＳＤＲＡＭに対するオートリフレッシュコマンド９０２、全バンクプリチャージ９０３等の制御コマンドは、「ＣＥ」、「ＲＡＳ」、「ＣＡＳ」、「ＷＥ」の４つの信号レベルの組み合わせによって決定される。

さらに、オートプリチャージ付データ・リード９０６、オートプリチャージ付データ・ライト９０７、全バンクプリチャージ９０４、指定バンクプリチャージ９０５に関しては、制御コマンド以外に、アドレス制御線のうちのＡ［１０］に相当する信号線に、所定のレベル（ハイまたはロー）の信号を出力するコマンド仕様となっている。

次に、図７に示したコマンドのうち、ＳＤＲＡＭにおけるオートリフレッシュコマンドと、プリチャージコマンドとの関連を、状態遷移図を示して説明する。

図８は、ＳＤＲＡＭのプリチャージ状態と、プリチャージ状態に遷移可能なＳＤＲＡＭの各状態を示した状態遷移図である。

図８に示すように、プリチャージ状態８０２に遷移可能なＳＤＲＡＭの状態には、ロウアクティブ状態８０３、ライト状態８０４、リード状態８０５、パワーオン状態８０６、オートリフレッシュ状態８０７がある。

ここで、ＳＤＲＡＭのオートリフレッシュサイクルは、アイドル状態８０１からオートリフレッシュ状態８０７、プリチャージ状態８０２への連続した状態遷移で構成される。

アイドル状態８０１は、図７に示したオートリフレッシュコマンド９０２にてオートリフレッシュ状態８０７に遷移し、オートリフレッシュ状態８０７は、図７に示した全バンクプリチャージ９０４、指定バンクプリチャージ９０５のプリチャージコマンドにより、プリチャージ状態８０２に遷移する。

次に、図６に示したメモリコントローラ２００によるメモリアクセスの動作をタイムチャートにて説明する。

図９は、「ＳＲＡＭへのリードアクセス」、「ＳＤＲＡＭへのリードアクセス」、「ＳＤＲＡＭのオートリフレッシュ」、「ＳＲＡＭリードアクセスと、ＳＤＲＡＭオートリフレッシュの同時制御」を順に実施した場合に、メモリコントローラ２００におけるＳＤＲＡＭ制御線５０１、ＳＤＲＡＭ専用アドレス信号線５０２、共通アドレス／データバス５０３、ＳＲＡＭ制御線５０４における信号の時間的な変化を概略的に示したタイムチャートである。

（１）（ＳＲＡＭへのリードアクセス）
ホストコントローラ１００は、ＳＲＡＭチップセレクト信号線４０４、ＷＥ、ＯＥ信号線４０１が、データ、アドレスバス４０３をアサートしてメモリコントローラ２００に対してＳＲＡＭのリードアクセスを指示する。

メモリコントローラ２００は、ＳＲＡＭ制御線５０４、共通アドレス／データバス５０３のアドレスバスをアサートして、データ読み取りを行う。

（２）（ＳＤＲＡＭへのリードアクセス）
ホストコントローラ１００が、ＷＥ、ＯＥ信号線４０１、ＳＤＲＡＭチップセレクト信号線４０２、データ、アドレスバス４０３をアサートし、メモリコントローラ２００に対してＳＤＲＡＭへのリードアクセスを指示する。

メモリコントローラ２００は、ＳＤＲＡＭ制御線５０１をアサートし、共通アドレス／データバス５０３のアドレスバスにてロウアドレス、カラムアドレスを指定し、リードデータをＳＤＲＡＭ３１０から読み出す。

（３）（ＳＤＲＡＭのオートリフレッシュ）
オートリフレッシュサイクルは、ホストコントローラ１００からの指示には依存しない動作なので、ＷＥ、ＯＥ信号線４０１、ＳＤＲＡＭチップセレクト信号線４０２、データ、アドレスバス４０３、ＳＲＡＭチップセレクト信号線４０４は、いずれも不活性状態のままである。

リフレッシュカウンタ２０１からリフレッシュトリガを受信したメモリコントローラ２００は、オートリフレッシュコマンド、プリチャージコマンドをＳＤＲＡＭ制御線５０１に順次出力し、プリチャージコマンドを出力するタイミングに同期して、ＳＤＲＡＭ専用アドレス信号線５０２をアサートする。

（４）（ＳＲＡＭリードアクセスと、ＳＤＲＡＭオートリフレッシュの同時制御）
ホストコントローラ１００が、ＳＲＡＭリードアクセス要求として、ＷＥ、ＯＥ信号線４０１、データ、アドレスバス４０３、ＳＲＡＭチップセレクト信号線４０４をアサートする。

メモリコントローラ２００において、ＳＲＡＭコントローラ２０３は、ＳＲＡＭチップセレクト信号線４０４の活性化によって、リード動作を指示する制御信号を生成してＳＲＡＭ制御線５０４に出力し、メモリの読み取り領域を指定するアドレスを指定するアドレス信号を共通アドレス／データバス５０３に出力する。

一方、同時期において、リフレッシュカウンタ２０１によるリフレッシュトリガの発生を検知したＳＤＲＡＭコントローラ２０２は、オートリフレッシュ用のコマンドをＳＤＲＡＭ制御線５０１に出力し、次のタイミングにてプリチャージコマンドをＳＤＲＡＭ制御線５０１に出力すると同時に、ＳＤＲＡＭ専用アドレス信号線５０２をアサートする。

なお、メモリコントローラ２００によるＳＲＡＭのリードサイクルと、ＳＤＲＡＭのオートリフレッシュサイクルの同時制御においては、図９のタイムチャートに図示していないが、共通アドレス／データバス５０３に書き込み用のデータを出力し、ＳＲＡＭ制御線５０４には、メモリライトを指示する制御コマンドを出力することによって同様に実施する。

図６に示したメモリコントローラの構成を適用することによって、特に、ＳＲＡＭリードアクセスと、ＳＤＲＡＭへのオートリフレッシュが同時に行われるメモリサイクルにおいては、共通アドレス／データバス５０３の競合を起こすことなく、メモリコントローラ２００がＳＤＲＡＭ３１０のリフレッシュサイクルをＳＲＡＭ３２０のリードサイクル、もしくは、ライトサイクルと並行して制御することができる。

以上が、この発明に係るメモリ制御装置および方法の実施形態の一例についての説明である。

なお、上記実施の形態の説明においては、ＳＤＲＡＭ、ＳＲＡＭのアクセス制御を排他的に制御するためのタイミング制御をホストコントローラ１００側が考慮してメモリコントローラに指示する構成の例を示したが、これ以外に、ＳＲＡＭ、ＳＤＲＡＭへのアクセスを排他的に制御するための調停手段をメモリコントローラ２００側に設ける構成にしてもよい。

本発明のメモリ制御装置および方法は、ＳＤＲＡＭとＳＲＡＭを記憶手段として実装する装置において利用可能であり、特に、メモリコントローラおよびＳＤＲＡＭ、ＳＲＡＭを実装したボードの小型化、省電力化が要求される装置に対して有効利用することができる。

従来のメモリ制御装置の構成（図１（Ａ））と、本発明のメモリ制御装置の構成（図１（Ｂ））をそれぞれ示した概略構成図である。 ホストコントローラがＳＲＡＭをアクセスした状態を示す図である。 ホストコントローラからＳＤＲＡＭをアクセスした状態を示す図である。 リフレッシュカウンタがリフレッシュタイミング時にＳＤＲＡＭコントローラにリフレッシュ要求を出力した状態を示す図である。 ＳＲＡＭアクセス中に、ＳＤＲＡＭのリフレッシュ動作が同時に入った状態を示す図である。 メモリコントローラにおいて、メモリアクセス制御のための主要な制御構成と、共通のアドレスバスおよびデータバスを含む各信号線を示した接続構成図である。 ＳＤＲＡＭの制御コマンド例を示すコマンド一覧表である。 ＳＤＲＡＭの状態遷移において、プリチャージ状態に遷移可能な各状態を示した状態遷移表である。 メモリコントローラによる、ＳＤＲＡＭのオートリフレッシュと、ＳＲＡＭのリードアクセスを同時に行った時の処理サイクルを含むタイムチャートである。

符号の説明

１００ ホストコントローラ
２００ メモリコントローラ
２０１ リフレッシュカウンタ
２０２ ＳＤＲＡＭコントローラ
２０３ ＳＲＡＭコントローラ
２０４ 選択回路
２０６ ＷＥ、ＯＥ信号線分配部
２０７ データ、アドレスバス分配部
３１０ ＳＤＲＡＭ
３２０ ＳＲＡＭ
４０１ ＷＥ、ＯＥ信号線
４０２ ＳＤＲＡＭチップセレクト信号線
４０３ データ、アドレスバス
４０４ ＳＲＡＭチップセレクト信号線
４０７ 入力ピン
５０１ ＳＤＲＡＭ制御線
５０２ ＳＤＲＡＭ専用アドレス信号線
５０３ 共通アドレス／データバス
５０３−１ ＳＤＲＡＭ側共通アドレス／データバス
５０３−２ ＳＲＡＭ側共通アドレス／データバス
５０５ 分岐点
５０４ ＳＲＡＭ制御線
９０３−１ セルフリフレッシュ開始
９０３−２ セルフリフレッシュ終了
９０４ 全バンクプリチャージ
９０５ 指定バンクプリチャージ
９０６ オートプリチャージ付データ・リード
９０７ オートプリチャージ付データ・ライト
８０１ アイドル状態
８０２ プリチャージ状態
８０３ ロウアクティブ 状態
８０４ ライト状態
８０５ リード状態
８０６ パワーオン状態
８０７ オートリフレッシュ状態
７００ 従来のメモリコントローラ
７０１ 従来のリフレッシュカウンタ
７０２ 従来のＳＤＲＡＭコントローラ
７０３ 従来のＳＲＡＭコントローラ
７０５ 従来のＳＤＲＡＭ制御線
７０６ 従来のＳＤＲＡＭデータ／アドレスバス
７０７ 従来のＳＲＡＭ用データ／アドレスバス
７０８ 従来のＳＲＡＭ制御線

Claims (4)

1. アドレスバスの１つのラインをプリチャージ制御信号ラインとして定期的にリフレッシュ動作を行う第１のメモリとリフレッシュ動作を必要としない第２のメモリとを切換制御するメモリ制御装置において、
   前記第１のメモリおよび前記第２のメモリに対してアドレスバスおよびデータバスを共用化するとともに、前記プリチャージ制御信号ラインを前記第１のメモリに対するアドレスバスから専用プリチャージ制御ラインとして分離し、前記第２のメモリに対するアクセス時における前記第１のメモリのリフレッシュタイミングにおいては、前記専用プリチャージ制御信号ラインを用いて前記第１のメモリのリフレッシュ動作を制御するメモリ制御手段
   を具備することを特徴とするメモリ制御装置。
2. 前記第１のメモリは、
   ＳＤＲＡＭであり、
   前記第２のメモリは、
   ＳＲＡＭである
   ことを特徴とする請求項１記載のメモリ制御装置。
3. 前記メモリ制御手段は、
   ホストからのチップセレクト信号、制御バス、アドレスバス、データバスの各信号を検知して前記ＳＤＲＡＭに対するリードサイクル、ライトサイクルを制御するＳＤＲＡＭコントローラと、
   前記ホストからのチップセレクト信号、制御バス、アドレスバス、データバスの各信号を検知して、前記ＳＲＡＭに対するリードサイクル、ライトサイクルを制御するＳＲＡＭコントローラと、
   前記ＳＤＲＡＭに対するリフレッシュサイクルを指示するリフレッシュカウンタと、
   前記リフレッシュカウンタからのリフレッシュサイクルの指示を前記専用プリチャージ制御信号ラインに出力するリフレッシュ指示出力手段と、
   前記ＳＤＲＡＭコントローラおよび前記ＳＲＡＭコントローラからのアドレスおよびデータを前記ホストからのチップセレクト信号に応じて前記共用化したアドレスバスおよびデータバスに選択的に出力する選択回路手段と
   を具備することを特徴とする請求項２記載のメモリ制御装置。
4. アドレスバスの１つのラインをプリチャージ制御信号ラインとして定期的にリフレッシュ動作を行う第１のメモリとリフレッシュ動作を必要としない第２のメモリとを切換制御するメモリ制御方法において、
   前記第１のメモリおよび前記第２のメモリに対してアドレスバスおよびデータバスを共用化するとともに、
   前記プリチャージ制御信号ラインを前記第１のメモリに対するアドレスバスから専用プリチャージ制御ラインとして分離し、
   前記第２のメモリに対するアクセス時における前記第１のメモリのリフレッシュタイミングにおいては、前記専用プリチャージ制御信号ラインを用いて前記第１のメモリのリフレッシュ動作を制御する
   ことを特徴とするメモリ制御方法。

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