JP2004348916A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【課題】リフレッシュによるリード／ライトアクセスを遅延させず、ＱＤＲ ＳＲＡＭ等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置とリフレッシュ制御方法の提供。
【解決手段】それぞれが、複数のダイナミック型のメモリセルを有するサブアレイ１００を複数備え、前記複数のサブアレイに対して、少なくとも１つのキャッシュメモリ１１０を備え、リードアドレスで前記サブアレイから読み出されるデータが前記キャッシュメモリにあるか否か判定し、前記データが前記キャッシュメモリ中にある場合に、前記キャッシュメモリからデータを読み出し、リードサイクルと並行して、前記サブアレイのリフレッシュを行う。
【選択図】図１
【解決手段】それぞれが、複数のダイナミック型のメモリセルを有するサブアレイ１００を複数備え、前記複数のサブアレイに対して、少なくとも１つのキャッシュメモリ１１０を備え、リードアドレスで前記サブアレイから読み出されるデータが前記キャッシュメモリにあるか否か判定し、前記データが前記キャッシュメモリ中にある場合に、前記キャッシュメモリからデータを読み出し、リードサイクルと並行して、前記サブアレイのリフレッシュを行う。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）準拠の半導体記憶装置等に適用して好適なダイナミック型の半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
通信用途等に用いられる高性能ＳＲＡＭであるＱｕａｄ Ｄａｔａ Ｒａｔｅ（ＱＤＲＴＭ）ＳＲＡＭデバイスは、分離されたデータ入力バス・データ出力バスを備え、分離／並行のリードとライト系ポートを有する。ＱＤＲ ＳＲＡＭの最新情報は以下の非特許文献１等が参照される。ＱＤＲは、ＣＹＰＲＥＳＳ、ＨｉｔａＣＨＩＴ、ＩＤＴ、Ｍｉｃｒｏｎ、ＮＥＣ，Ｓａｍｓｕｎｇの商標である。
【０００３】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスは、周期的なリフレッシュ動作と、ビット線のプリチャージ動作を必要とするのに対して、ＳＲＡＭデバイスは、データアクセスサイクルの点で優れている。一方、ＳＲＡＭデバイスは、１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲート・ドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（能動素子負荷型の場合）で構成され、ＤＲＡＭデバイスは、例えば１個のトランジスタと１個のキャパシタで構成され、ＤＲＡＭは、面積、消費電力、コストの点でＳＲＡＭにまさる。ＳＲＡＭのピン配置、タイミング、機能の設定を同様に有する従来のＺＢＴ（ゼロ・バス・ターンアラウンド） ＳＲＡＭデバイスの利点を提供するとともに、デバイスの集積度、消費電力、コストの改善を図ったＤＲＡＭが提案されている（例えば特許文献１参照）。該特許文献１には、ＺＢＴ ＳＲＡＭデバイスと類似したピンアウト、タイミング、及び機能セットを有する多くの同じ利点を有するエンハンスト・バス・ターンアラウンドＤＲＡＭを提供することを目的としていることが記載されているが、ＺＢＴ ＳＲＡＭ互換ではない。すなわち、上記特許文献１に記載されたメモリ装置は、メモリ装置外に設けられたコントローラに、メモリアレイがデータアクセスに現在使用できない状態にあることを知らせる待機信号出力端子を備えており、リフレッシュ・サイクルでは、リード／ライト動作を中断しなければならない。なお、該特許文献１には、メモリ・アレイ（ＤＲＡＭ）にロウキャッシュとしてＳＲＡＭメモリ（ＳＲＡＭキャッシュ）を備えた構成が開示されている。
【０００４】
分離（Ｓｅｐａｒａｔｅ）Ｉ／Ｏ ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）またはＱＤＲ ＲＡＭにおいて、データ入力バスとデータ出力バスを用いることにより、同一サイクルタイムでデータレートを２倍以上にして使用することができることを活用して、同一サイクルで読み出しと書き込みを順次行うようにした方法と装置も知られている（例えば特許文献２参照）。この装置では、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出しが行われる段階と、読み出しの間に動作する信号に同期されて書き込みが行われる段階とからなる。さらにＤＲＡＭメモリに転送回路で接続されるＳＲＡＭアレイを備えた構成も知られている（例えば特許文献３参照）。なお後述される公知のキャッシュメモリの一般構成としては下記の非特許文献２等が参照される。
【０００５】
【非特許文献１】
”ＱＤＲ ＳＲＡＭ − Ｔｈｅ Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ ＳＲＡＭ Ｆａｍｉｌｙ”インターネット（平成１５年５月２日検索）＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｑｄｒｓｒａｍ．ｃｏｍ／＞
【非特許文献２】
Ｊｏｈｎ．Ｌ． Ｈｅｎｎｅｓｙ ａｎｄ Ｄａｖｉｄ Ａ． Ｐａｔｔｅｒｓｏｎ， ”Ｃｏｍｐｕｔｅｒ Ｏｒｇａｎｉｚａｔｉｏｎ ａｎｄ Ｄｅｓｉｇｎ”， ７．２ Ｃａｃｈｅｓ， ｐ４６３， Ｍｏｒｇａｎ Ｋａｕｆｍａｎｎ Ｐｕｂｌｉｓｈｅｒｓ Ｉｎｃ， １９９４．
【特許文献１】
特開２００１−２８３５８７号公報（第２頁、第１図）
【特許文献２】
特開２００２−３１３０８２号公報（第６頁、第３図）
【特許文献３】
特開平１１−８６５３２号公報（第４頁、第１図）
【０００６】
【発明が解決しようとする課題】
ところで、通信用途等に用いられるＱＤＲ ＳＲＡＭは、連続アクセスにおいてリードとライトが交互に行われるが、このＱＤＲ仕様のメモリアレイをＤＲＡＭアレイで構成した場合、リフレッシュ期間の挿入により、リード・ライトアクセスにウエイト（ＷＡＩＴ）等の遅延が生じ、バスサイクルの高速化を阻止する要因となる。
【０００７】
したがって、本発明の主たる目的は、リフレッシュによるリード／ライトアクセスを遅延させず、例えば、定期的なリードアクセス、又はリード／ライト交互アクセスが行われる仕様等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置及び制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る半導体記憶装置は、ダイナミック型のメモリセルを有するセルアレイにキャッシュメモリを備え、キャッシュされているデータの読み出し時に、リフレッシュを行うようにしている。本発明は、それぞれが、複数のダイナミック型のメモリセルを有するサブアレイを複数備え、前記複数のサブアレイに対して、少なくとも１つのキャッシュメモリを備え、リードアドレスで前記サブアレイから読み出されるデータが前記キャッシュメモリにあるか否か判定し、前記データが前記キャッシュメモリ中にある場合に、前記キャッシュメモリからデータを読み出し、前記キャッシュメモリからのデータの読み出しと並行して、前記サブアレイのリフレッシュを行うように制御する構成とされる。以下の説明からも明らかとされるように、上記目的は特許請求の範囲の各請求項の発明によっても同様にして達成される。
【０００９】
【発明の実施の形態】
本発明の実施の形態について説明する。ＱＤＲ仕様の半導体記憶装置において、バースト２で１／２クロック、バースト４では１クロックでセルアレイを動作させている。１セル・２トランジスタのＤＲＡＭセルをセルアレイに用いることで、同期用クロックの２倍のクロックサイクルを用いて、セルアレイを動作させることができる。またリードとライト系ポートを用いて、リード・ライト動作を同時に実行することができる。
【００１０】
本発明の一実施の形態においては、リフレッシュを隠すため、リード系ポートに、キャッシュメモリを備え、連続してサブアレイのアクセス（リードとライトの交互アクセス）が続いた場合でも、キャッシュヒットにより、サブアレイをリフレッシュする。かかる構成により、ＱＤＲ ＳＲＡＭ仕様に互換となる。
【００１１】
また、本発明の一実施の形態においては、リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、すなわち、同一ワード線の選択時のリード、ライト同時実行の対策として、例えばライト系ポートからの選択セルへのデータの書き込みのタイミングと、リード系ポートからの読み出しのタイミングをずらして行うか、あるいは、ライト系ポートからの選択セルへのデータの書き込みを優先して行う。あるいは、リード系ポートのセンスアンプを非活性とし、選択セルのデータをＹスイッチを介してリードバスに出力し、ライト系ポートのセンスアンプのみを活性化させる制御を行う。
【００１２】
また、本発明の別の実施の形態において、１セル・１トランジスタのＤＲＡＭでセルアレイを構成し、リード系ポートに、キャッシュメモリを備え、連続アクセス（リードとライトの交互アクセス）が続いた場合でも、キャッシュヒットにより、メモリセルアレイをリフレッシュする。この実施の形態においては、キャッシュメモリをサブアレイ単位に設けることで、ＱＤＲ ＳＲＡＭ仕様に互換となる。
【００１３】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例をなす半導体メモリ装置の構成を示す図である。サブアレイは、２ポートのＤＲＡＭセルよりなり、この半導体メモリ装置は、例えばＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）仕様等に準拠するクロック同期型ＳＲＡＭにインタフェース互換として好適とされる。
【００１４】
図１を参照すると、本実施例の半導体メモリ装置は、ノーマルセルエリア１００に、複数のサブアレイ１０００〜１００ｎを備えている。また、サブアレイとは別に、キャッシュメモリ１１０を備えている。サブアレイ１０００〜１００ｎは、２ポートＤＲＡＭアレイよりなる。２つのポートのうち第１のポートはリード系ポートとされ、リードアドレスとリフレッシュアドレスの一方のアドレスが、マルチプレクサ１３０で選択されて入力され、読み出しデータのリードバス１３２への出力が行われる。マルチプレクサ１３０は、通常動作時は、レジスタ１２１からのリードアドレス（ロウアドレス）を選択し、リフレッシュ動作時には、リフレッシュアドレスを選択する。第２ポートはライト系ポートとされ、レジスタ１２１からのライトアドレスとライトバス１３３からの書き込みデータが入力される。この実施例において、キャッシュメモリ１１０は、ＳＲＡＭアレイよりなり、リフレッシュを要しない。
【００１５】
サブアレイ１０００〜１００ｎの各々は、その内部に、第１及び第２ポートに対応して、いずれも図示されない、第１、第２系統のＸデコーダ（アドレス信号のロウアドレスをデコードするロウデコーダ）、第１、第２系統のワード線、第１、第２系統のビット線、第１、第２系統のセンスアンプを有する、２ポート構成のＤＲＡＭアレイよりなる。
【００１６】
また、この実施例では、リード系とライト系の２つのポートに対応する、図示されない第１、第２のＹデコーダ（アドレス信号のカラムアドレスをデコードするカラムデコーダ）が、複数のサブアレイ１０００〜１００ｎに対して、共通に設けられている。
【００１７】
レジスタ１２１は、図示されないアドレス端子から入力されたアドレス信号を一時的に保持する。
【００１８】
リード／ライト制御（コントロール）回路１２０は、図示されないコマンドレジスタから出力されるリード／ライトコマンドを入力し、サブアレイのリード／ライト動作に対応する制御（例えばセルアレイのリードイネーブル／ライトイネーブルの制御）を行う。また、リード／ライト制御回路１２０は、リード／ライト動作に対応して、データ入力端子ＤＩＮからの書き込みデータの入力とデータ出力端子ＤＯＵＴからの読み出しデータの出力を制御する。
【００１９】
この実施例では、リード／ライト制御回路１２０に連続入力されるリード・ライトコマンドとしては、リード（Ｒ）とライト（Ｗ）が交互に入力される。
【００２０】
キャッシュ制御部１２２は、レジスタ１２１から出力されるライトアドレス及びリードアドレスと、リード／ライト制御回路１２０からの制御信号とを入力とし、リードアクセス対象のデータが、キャッシュメモリ１１０内にあるデータとヒットしたことを示すキャッシュヒット信号ＣＨＩＴ、及び、アクセス対象のサブアレイが一つのサブアレイから別のサブアレイに移るとき、キャッシュメモリ１１０をリセットする信号ＳＡＳＥＴを出力する。
【００２１】
キャッシュ制御部１２２は、キャッシュメモリ１１０にデータが書き込まれたアドレスの一部のビットフィールドからなるタグアドレスを格納するタグ記憶部１２２Ａと、リード／ライト制御部１２０からの制御信号がリードアクセスを示しているとき、レジスタ１２１から出力されるリードアドレスと、タグ記憶部１２２Ａに記憶されているアドレス情報とを比較し、一致する場合、キャッシュヒット信号ＣＨＩＴをアクティブ状態として出力する比較器１２２Ｂと、を備えている。タグ記憶部１２２Ａは例えばＳＲＡＭよりなる。
【００２２】
この実施例では、例えば、サブアレイ１０００〜１００ｎ（同一のメモリ容量）と、キャッシュメモリ１１０において、キャッシュメモリ１１０の始端アドレスと終端アドレスの差で規定されるアドレス空間が、１つのサブアレイの始端アドレスと終端アドレスの差で規定されるアドレス空間と同一の構成とされる。この場合、アクセスアドレス信号の上位ビットフィールドを、サブアレイ選択ビットとしてサブアレイ０〜サブアレイｎを選択し（ｎ＝１５のとき、１６個のサブアレイを選択する信号として例えばアドレス信号の上位４ビットが用いられる）、所定の下位ビットを、サブアレイのカラムアドレスとロウアドレスとし、該カラムアドレス及びロウアドレスを、タグアドレス情報として、タグ記憶部１２２Ａに格納するようにしてもよい。キャッシュメモリ１１０のアドレス空間を、サブアレイのアドレス空間より大としてもよい。また、タグアドレスをタグ記憶部に順番に格納し、キャッシュメモリ１１０のタグアドレスに対応する位置にデータを格納するようにしてもよい。この場合、キャッシュメモリ１１０を、タグアドレスを格納するタグ部と、データを格納するデータ部からなる、公知のキャッシュの構成としてもよい（例えば非特許文献２参照）。
【００２３】
リフレッシュタイマ１２３は、ＤＲＡＭメモリセルのセルリーク特性に応じて、周期的に、リフレッシュパルスを出力する。
【００２４】
リフレッシュ制御回路１２５は、リード／ライト制御回路１２０からのリード動作又はライト動作を示す制御信号を入力し、キャッシュ制御部１２２から出力されるキャッシュヒット信号ＣＨＩＴを入力し、リフレッシュタイマ１２３からのリフレッシュ信号を入力する。リフレッシュ制御回路１２５は、リフレッシュタイマ１２３からのリフレッシュ信号を受けたとき、リフレッシュ対象のサブアレイが、非選択であれば、リフレッシュアドレス生成回路１２４からのリフレッシュアドレスにより、リード系ポートから、リフレッシュ動作を行う。選択されたサブアレイについて、リード系ポートからのリード動作とリフレッシュ動作とが重なった場合、リフレッシュ制御回路１２５は、リフレッシュを待機させる。
【００２５】
また、リフレッシュ制御回路１２５は、サブアレイへのリード要求に対して、リードアドレスに基づき、キャッシュヒットと判明した場合、リフレッシュアドレス生成回路１２４にリフレッシュアドレスの出力を指示し、マルチプレクサ１３０に、リフレッシュアドレスを選択するように選択制御信号を出力する。さらに、リフレッシュ制御回路１２５は、リフレッシュ動作時、カラムイネーブル信号をオフとしてリード系のカラムデコーダをオフさせ（リフレッシュアドレスはロウアドレスのみであるため）、サブアレイ内のリード系のＹスイッチをオフさせ、リフレッシュ動作時センスアンプに読み出されたセルデータがリードバス１３２に出力されないようにしている。
【００２６】
スイッチ１３１は、リードバス１３２に第１の端子（入力端子）が接続され、キャッシュメモリ１１０との双方向バスに第２の端子（入出力端子）が接続され、キャッシュ制御部１２２からのキャッシュヒット信号ＣＨＩＴを選択制御信号として制御端子に受け、選択制御信号の値に基づき、第１の端子と第２の端子の信号を出力端子に出力する切替制御を行う。より詳細には、スイッチ１３１は、キャッシュヒットのとき（キャッシュヒット信号ＣＨＩＴがアクティブのとき）、キャッシュメモリ１１０に書き込まれているデータを読み出しデータとしてパラレルシリアル変換器１２９に出力する。また、スイッチ１３１は、キャッシュミスヒットのとき（キャッシュヒット信号ＣＨＩＴがインアクティブのとき）、リードアドレスによってサブアレイからリードバス１３２に読み出されたデータを、パラレルシリアル変換器１２９に出力するとともに、該読み出しデータを、当該リードアドレスを用いてキャッシュメモリ１１０に書き込む。そして、該リードアドレスのタグアドレス情報は、キャッシュ制御部１２２のタグ記憶部１２２Ａに格納される。
【００２７】
データ入力端子ＤＩＮからは、クロック信号の立ち上がりと立ち下がりのエッジに同期して１クロックサイクルあたり２つのデータが入力されてレジスタ１２７に保持され、シリアルパラレル変換器１２６でパラレルデータに変換され、ライトバス１３３に出力される。ライトデータは、キャッシュメモリと選択されたサブアレイの同一アドレスに同時に書き込まれる。バースト２では、２つのシリアルデータが２ビットパラレルデータに変換され、バースト４では、４つのシリアルデータが４ビットパラレルデータに変換される。
【００２８】
リードバス１３２に読み出されたパラレルデータは、パラレルシリアル変換器１２９で、シリアルデータに多重化され、レジスタ１２８に取り込まれ、クロックに同期して、データ出力端子ＤＯＵＴから出力される。バースト２では、２ビットのパラレルデータが２ビットのシリアルデータに変換され、バースト４では、４ビットのパラレルデータが４ビットのシリアルデータに変換される。
【００２９】
なお、２ポート構成のサブアレイの１つのメモリセル１０５は、図４に示すように、ライト系のビット線Ｂ（Ｗ）と、リード系のビット線Ｂ（Ｒ）間に直列形態に接続される２つのセルトランジスタ（Ｎ１、Ｎ２）を有し、第１及び第２のセルトランジスタ（Ｎ１、Ｎ２）の接続点に、データ蓄積用の容量素子Ｃの蓄積ノードが接続され、第１及び第２のセルトランジスタ（Ｎ１、Ｎ２）のゲート端子は、ライト系のワード線Ｗ（Ｗ）、及びリード系のワード線Ｗ（Ｒ）にそれぞれ接続されている。
【００３０】
図１に示した実施例の動作の概略を説明する。タイマ１２３により、定期的なセルフリフレッシュがサブアレイ単位に実行される。リード動作とリフレッシュ動作とが重なった場合、リード動作（キャッシュヒット時にキャッシュメモリ１１０からの読み出し）を開始させ、リフレッシュは待機（ＷＡＩＴ）される。リフレッシュ待機時間が、セルのデータ保持期間以内となるように、サブアレイのアドレス空間が設定されている。
【００３１】
あるサブアレイが連続にアクセスされる（ライトとリードの交互アクセス）と、書き込みデータ（ライトデータ）は、該当するサブアレイとキャッシュメモリ１１０に書き込まれる。該ライトアドレスのタグアドレス情報は、キャッシュ制御部１２２のタグ記憶部１２２Ａに格納される。
【００３２】
リード動作時、レジスタ１２１のリードアドレスが、タグ記憶部１２２Ａに格納されるタグアドレス情報と一致しない場合（ミスヒット時）、リードアドレスによってサブアレイからリードバス１３２に読み出された読み出しデータが、スイッチ１３１に供給され、スイッチ１３１は、リードバス１３２の読み出しデータをパラレルシリアル変換器１２９に出力するとともに、該リードアドレスを用いて、キャッシュメモリ１１０に読み出しデータが書き込まれる。
【００３３】
一方、キャッシュ制御部１２２のタグ記憶部１２２Ａに格納されるタグアドレス情報と一致するタグアドレスを有するリードアドレスによるリードアクセスが行われた場合、キャッシュ制御部１２２の比較器１２２Ｂにより、キャッシュヒット信号ＣＨＩＴがアクティブとされ、キャッシュメモリ１１０からのデータの読み出しが行われる。スイッチ１３１は、キャッシュメモリ１１０からのデータを選択してパラレルシリアル変換器１２９に出力する。また、このとき、アクティブ状態のキャッシュヒット信号ＣＨＩＴを入力したリフレッシュ制御部１２５により、アクセス対象のサブアレイは、リフレッシュされる。リフレッシュアドレス生成回路１２４からのリフレッシュアドレスを用いて、サブアレイのリフレッシュが行われる。このとき、リフレッシュ制御部１２５はカラムイネーブル信号を非活性化とし、サブアレイのリード系のセンスアンプとリードバス１３２との間のＹスイッチはオフ状態とされる。
【００３４】
キャッシュ制御部１２２は、アクセス対象のサブアレイが別のサブアレイに切り替わると、キャッシュ制御部１２２はＳＡＳＥＴ信号をアクティブとする。例えばサブアレイ０〜１５の１６個のサブアレイがあり、アドレスの上位４ビットで、サブアレイの選択が行われる場合、００ｈ（ヘキサデシマル）から０１ｈへのアドレス変化で、サブアレイ０から１への切替えが行われ、ＳＡＳＥＴ信号がアクティブとされる。アクティブ状態のＳＡＳＥＴ信号を受けてキャッシュメモリ１１０はリセットされる。また、このとき、キャッシュ制御部１２２は、タグ記憶部１２２Ａをリセットする。
【００３５】
なお、サブアレイに対してライト／リードの交互連続アクセスが行われない場合、非選択状態の空きサイクルに、サブアレイのリフレッシュを行ってもよい。また、ライト系ポートから、一のサブアレイとは別のサブアレイが選択されたとき、当該一のサブアレイのリフレッシュを行うようにしてもよい。
【００３６】
図２は、図１に示した本発明の一実施例の動作（ＱＤＲのバースト２仕様）の一例を示す図である。ＣＬＫは、半導体記憶装置のクロック端子より入力されるクロック信号、Ａｄｄは、半導体記憶装置のアドレス端子より入力されるアドレス信号、ＲｏｒＷは、リード／ライト制御部１２０に入力されるリード／ライトコマンド（リード／ライトコマンドは不図示のコマンドレジスタより出力される）、ＤＩＮはデータ入力端子ＤＩＮに入力されるデータ、Ｗｂｕｓはライトバス１３３、Ｗ（Ｗ）はメモリセルのライト系のワード線（図４参照）、Ｗ（Ｒ）はメモリセルのリード系のワード線（図４参照）、Ｒｂｕｓはリードバス１３２、Ｄｏｕｔはデータ出力端子ＤＯＵＴの出力データである。
【００３７】
ＱＤＲのバースト２仕様では、セルアレイコア部は、同期用のクロック信号の半サイクルを単位に、リード、ライト動作を行っている。これに対して、本実施例では、図２に示すように、セルアレイコアの動作周波数を、半分としている。すなわち、本実施例では、半クロックを単位に発行されるリード、ライトコマンドに対して、セルアレイコアでのリード、ライト動作を、例えば１クロックサイクル相当の期間をかけて行う。かかる構成により、セルアレイをＤＲＡＭアレイで構成しても、外部からみた動作速度を、ＳＲＡＭ並みとすることができる。
【００３８】
図２に示すように、クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを用いて、１クロック周期に２つのデータ要素（例えばＤ２０、Ｄ２１）がデータ入力端子ＤＩＮから入力され、１／２クロックサイクルで、リード、ライトコマンドが発行され、アクセスアドレスＡｄｄが入力される。なお、以下では、アドレスＡ０〜Ａ５等は、同一のサブアレイに属するものとする。
【００３９】
ライトバス１３３には、１クロックサイクルで２つのデータ要素Ｄ００、Ｄ０１がパラレル出力され、アドレスＡ０により、サブアレイに、データ要素Ｄ００、Ｄ０１が書き込まれる（「Ａ０ Ｗｒｉｔｅ」参照）。その際、アドレスＡ０によってキャッシュメモリ１１０にも、データ要素Ｄ００、Ｄ０１が書き込まれる。
【００４０】
次に、アドレスＡ１でデータの読み出しが行われる（「Ａ１ Ｒｅａｄ」参照）。リードバス１３２には、クロックサイクルｔ１で、アドレスＡ１の読み出しデータＱ１０、Ｑ１１が、パラレル出力される。データ出力端子Ｄｏｕｔには、Ｑ１０、Ｑ１１がシリアルに出力される。
【００４１】
本実施例によれば、２ポート構成のＤＲＡＭアレイを備えたことで、セルアレイコアにおけるリード動作とライト動作を同時に実行することができ、リードサイクル／ライトサイクルを、１クロックサイクルとすることができる。このため、セルアレイコアにおけるタイミングマージンを緩和しており、ＳＲＡＭ互換の高速化に対応可能としている。また、本実施例では、前述したように、リード動作時において、キャッシュメモリ１１０にヒットした場合、キャッシュメモリ１１０の保持データが読み出しデータとして出力される。図２において、例えば、リードアドレスＡ５の「Ａ５ Ｒｅａｄ」を、アドレスＡ１の「Ａ１ Ｒｅａｄ」とした場合、アドレスＡ１のデータはキャッシュメモリに書き込み済みであるため、「＊」印のサイクルにおいて、当該サブアレイのリード系ポートより、リフレッシュアドレスが入力され、リフレッシュが行われる。なお、図２に示す例では、ライト系とリード系のポートのワード線Ｗ（Ｗ）とＷ（Ｒ）の立ち上がりのタイミングは同じとされているが（すなわち、クロック信号ＣＬＫの立ち下がりエッジのタイミング）、例えばワード線Ｗ（Ｗ）とＷ（Ｒ）のうちの一方のワード線の立ち上がりのタイミングをクロック信号ＣＬＫの立ち上がりのタイミングとし、他方のワード線の立ち上がりのタイミングをクロック信号ＣＬＫの立ち下がりのタイミングとするという具合に、ワード線Ｗ（Ｗ）とＷ（Ｒ）の立ち上がりのタイミングをずらしてもよい。
【００４２】
図３は、本発明の別の実施例として、ＱＤＲ バースト４の動作の一例を示す図である。なお、半導体メモリ装置の構成は、図１に示した構成とされる。本実施例において、２クロックサイクルで４つのデータがデータ入力端子ＤＩＮからシリアルに入力され、シリアルパラレル変換器１２６で４ビットパラレルデータとして出力され、２クロックサイクルで４つのデータがデータ出力端子Ｄｏｕｔからシリアルに出力される。リード／ライト交互連続アクセスにおいて、リード・ライトコマンドは１クロックサイクル毎に発行される。サブアレイ内部のセルアレイコアでは、リード動作、ライト動作は、２クロックサイクル（１／２クロックサイクル×４）の期間にわたって行われる。また、前述したように、サブアレイは、リード系とライト系の２ポート構成とされているため、リード／ライト交互連続アクセスにおいて、リード動作とライト動作は同時に行われる。アドレスＡ３がキャッシュヒットした場合、キャッシュメモリのデータを読み出しデータとする。サブアレイの第１ポート側では、２クロックサイクル分はリフレッシュ用のサイクルとされる。
【００４３】
以下、図１に示した前記実施例において、サブアレイのリード系とライト系の２つのポートから、リードとライトの同時アクセスが起こった場合の対策例について説明する。
【００４４】
図１に示した前記実施例では、２ポートＤＲＡＭをセルとして用いたことにより、リード、ライト動作を、例えば半クロックから１クロックとし、内部動作周波数を半分にすることができるが、リード動作とライト動作を同一サイクルで実行する必要がある。図３を参照して説明した前記実施例についても同様である。
【００４５】
リードとライトの選択ワード線とが重なった場合について、サブアレイの構成を模式的に示す図５を参照して、以下に説明する。
【００４６】
図５において、メモリセルＭ１〜Ｍ４の各メモリセル１０５は、図４に示した構成とされており、ライト系のビット線Ｂ（Ｗ）とリード系のビット線Ｂ（Ｒ）間に直列形態に接続される２つのセルトランジスタ（Ｎ１、Ｎ２）を有し、第１及び第２のセルトランジスタの接続点に、データ蓄積用の容量素子Ｃの蓄積ノードが接続され、第１及び第２のセルトランジスタＮ１、Ｎ２のゲート端子は、ライト系のワード線ＸＷ１、及びリード系のワード線ＸＲ１（図５参照）にそれぞれ接続されている。
【００４７】
図５において、リード系ポート側のＹスイッチ（ＮＭＯＳトランジスタ）１０１１〜１０１４は、リード系ポート側のセンスアンプ１０２１〜１０２４と、リードバス（Ｒｅａｄ Ｂｕｓ）との間に接続され、ゲート端子にそれぞれ入力されるカラム選択信号ＹＲ１〜ＹＲ４によりオン・オフ制御される。リード系ポートのセンスアンプ１０２１〜１０２４は、リード系のビット線Ｂ１（Ｒ）〜Ｂ４（Ｒ）にそれぞれ接続される。ライト系ポートのＹスイッチ（ＮＭＯＳトランジスタ）１０３１〜１０３４は、ライト系ポートのセンスアンプ１０４１〜１０４４と、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）との間に接続され、ゲート端子に入力されるカラム選択信号ＹＷによりオン・オフ制御される。ライト系ポートのセンスアンプ１０４１〜１０４４は、ライト側のビット線Ｂ１（Ｗ）〜Ｂ４（Ｗ）にそれぞれ接続される。リード系のポートセンスアンプ１０２１〜１０２４とライト系のセンスアンプ１０４１〜１０４４は、それぞれ、第１、第２のセンスアンプ活性化信号ＳＥＲ、ＳＥＷにより活性化が制御される。
【００４８】
リード系ポートのアドレス選択（ＸＲ１、ＹＲ１）とライト系ポートのアドレス選択（ＸＷ１、ＹＷ２）において、ロウアドレスが互いに一致している場合、図６にＱＤＲバースト２の例として波形図として示したように、クロックのエッジから所定時間経過後、選択ワード線であるＸＲ１とＸＷ１がハイレベルとされ、つづいて、第１、第２のセンスアンプ選択信号ＳＥＲ、ＳＥＷがハイレベルとされ、リード系とライト系のセンスアンプ１０２、１０４が活性化され、つづいて、カラム選択信号ＹＲ１、ＹＷ２がハイレベルとされ、Ｙスイッチ１０１１とＹスイッチ１０３２がオンし、センスアンプ１０２１とリードバス（Ｒｅａｄ ｂｕｓ）とが接続され、センスアンプ１０４２とライトバス（Ｗｒｉｔｅ ｂｕｓ）とが接続される。
【００４９】
このとき、ライト系のカラム選択信号ＹＷ２でオンとされたＹスイッチ１０３２を介して、セルＭ２に書き込まれるデータと、Ｙスイッチ１０１２に接続されるリード用のセンスアンプ１０２２によるセルデータのリストアとが衝突してしまう。例えば、セルＭ２の保持データが論理１であり、ライト系ポートからのセルＭ２への書き込みデータが論理０であるとき、第１のセンスアンプ活性化信号ＳＥＲによって活性化されているセンスアンプ１０２２はデータ１をセルＭ２にリストアし、ライト系ポートからセルＭ２に書き込むべきデータ０と衝突する。ＹＲ１をハイレベルとしてＹスイッチ１０１１がオンとされ、セルＭ１のデータの読み出しが行われるため、リード系ポートの動作を停止させることはできない。そこで、リード系のポートからのデータリストアとライト系ポートからの書き込みデータとの衝突に対して、本実施例では、以下の対策が講じられている。
【００５０】
本発明の一実施例では、リードとライト系ポートでロウアドレスが一致した場合、リード系ポート側のセンスアンプを活性化させない制御を行う。図７は、この実施例を説明するための図である。
【００５１】
図７を参照すると、リード系のワード線ＸＲ１が選択され、リード系のカラム選択信号ＹＲ１がハイレベルとされ、ライト系のワード線ＸＷ１が選択され、ライト系のカラム選択信号ＹＷ２がハイレベルとされる。このとき、リード系ポートのセンスアンプ１０２１、１０２２は非活性とされる（図５のセンスアンプ活性化信号ＳＥＲはロウレベルとされる）。ライト系ポートのセンスアンプ１０４１、１０４２は、センスアンプ活性化信号ＳＥＷ（図５参照）がハイレベルとされ、活性化状態とされ、ＹＷ２がハイレベルとされ、オン状態のＹスイッチ１０３２を介してライトバスとライト系の相補のビット線Ｂ（Ｗ）、／Ｂ（Ｗ）とが接続され、選択ワード線ＸＷ１に接続するセル２にデータが書き込まれる。なお、センスアンプ１０４１に対応するＹスイッチはオフ状態とされる。セル２に接続されるリード系ポートのセンスアンプ１０２２は非活性状態とされているため、リード系ポートのセンスアンプ１０２２が、セル２へのライト系ポートからのデータの書き込みの邪魔をすることはない。
【００５２】
一方、セル１のデータ読み出しを行うべき、リード系ポートのセンスアンプ１０２１は、第１のセンスアンプ活性化信号ＳＥＲがオフであるため、非活性とされており、データの読み出しは、リード系ポートのＹスイッチ１０８で行われる。なお、本実施例は、図５のリード系のＹスイッチ１０１１〜１０４１を、図７のＹスイッチ１０８で置き換えた構成とされる。
【００５３】
図７を参照すると、Ｙスイッチ１０８は、カラム選択信号ＹＲ１で活性化が制御される差動対回路として構成され、ソースが共通接続され、ゲートに、リード系のビット線Ｂ（Ｒ）の信号を差動入力とし、差動対をなすＮＭＯＳトランジスタＮ１４、Ｎ１５と、ソースが接地され、ＮＭＯＳトランジスタＮ１４、Ｎ１５の共通ソースにドレインが接続され、ゲートにカラム選択信号ＹＲ１を入力とし、定電流源をなすＮＭＯＳトランジスタＮ１３と、を備え、ＮＭＯＳトランジスタＮ１４、Ｎ１５のドレインが、差動のリードバス対に接続されている。
【００５４】
そして、セル１のデータリストアは、活性化されているライト系ポート側のセンスアンプ１０４１によって行われる。なお、図７に示す例では、リード系のビット線はそれぞれ相補のビット線対Ｂ（Ｒ）、／Ｂ（Ｒ）で構成され、ライト系のビット線はそれぞれ相補のビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）で構成される。
【００５５】
図８は、図７に示した実施例の動作の一例を示す信号波形図である。リード系ポートとライト系ポートのワード線ＸＲ１、ＸＷ１が選択され、リード系ポートのセンスアンプ１０２の活性化を制御する第１のセンスアンプ活性化信号ＳＥＲをロウレベルのままとし、ライト系ポートのセンスアンプ１０４の活性化を制御する第２のセンスアンプ活性化信号ＳＥＷをハイレベルとする。つづいて、リード系ポートとライト系ポートのカラム選択信号ＹＲ１、ＹＷ２をともにハイレベルとする。
【００５６】
なお、リード系ポートのセンスアンプ１０２の活性化を制御する第１のセンスアンプ活性化信号ＳＥＲを、ライト系のカラム選択信号ＹＷ２の立ち上がりのタイミングよりも、遅らせてオンとするようにしてもよい。
【００５７】
次に、リードとライト系ポートでロウアドレスが一致した場合の別の対策例について説明する。この対策例において、回路構成は、図１及び図５に示した構成とされ、タイミング制御に、対策が講じられている。図９は、この実施例の動作の一例を示す信号波形図である。
【００５８】
図５及び図９を参照すると、リード系ポートとライト系ポートのワード線ＸＲ１、ＸＷ１が選択される。ワード線ＸＷ１の立ち上がりとほぼ同時に、ライト系ポートのＹスイッチ１０３２のカラム選択信号ＹＷ２を立ち上げ、つづいて第２のセンスアンプ活性化信号ＳＥＷを立ち上げる。
【００５９】
一方、リード系ポートのセンスアンプ１０２の活性化を制御する第１のセンスアンプ活性化信号ＳＥＲは、ライト系のカラム選択信号ＹＷ２の立ち上がりのタイミングよりも遅れて立ち上がる。これにより、リード系のセンスアンプ活性化信号ＳＥＲがオンとなる前に、選択セルのデータをライト系ポート側からの書き込みデータで書き換えてしまう。すなわち、ライト動作に対するリード系ポート側のセンスアンプ１０２２のデータリストアによる邪魔がなくなる。なお、リード系ポートの動作に変更はない。
【００６０】
次に、リード系とライト系ポートでロウアドレスが一致した場合のさらに別の対策例について説明する。図１０は、本発明のさらに別の実施例の構成を示す図である。図１０を参照すると、本実施例では、リード系ポートのビット線Ｂ（Ｒ）とライト系ポートのビット線Ｂ（Ｗ）の間にスイッチ１０６が挿入されている。リード系ポートとライト系ポートのロウアドレスが一致したとき、リード系ポートのビット線Ｂ（Ｒ）とライト系ポートのビット線Ｂ（Ｗ）をスイッチ１０６をオンすることで、導通させる。ライトバスからライト系ビット線Ｂ（Ｗ）を介してセルに書き込んだデータが、リード系のビット線Ｂ（Ｒ）、センスアンプ１０２、Ｙスイッチ１０１を介してリードバスに伝達される。ライトバスからの書き込み信号により、リード系ポート側のセンスアンプ１０２の値を、容易に反転することができる（ただし、書き込みデータがセルの保持データと異なる場合）。
【００６１】
次に、リードとライト系ポートでロウアドレスが一致した場合のさらに別の対策例について説明する。図１１は、本発明のさらに別の実施例の構成を示す図である。図１１を参照すると、本実施例では、リードとライト系ポートでロウアドレスが一致した場合、リード系ポート側に、リードバス１３２に併設して設けられている専用のライト系ポートのライトバス１３３Ａ（Ｗｒｉｔｅ Ｂｕｓ（Ｒ））と、Ｙスイッチ１０７を用いて、データを書き込む。
【００６２】
Ｙスイッチ１０７は、ライト系ポートのカラム選択信号ＹＷ（Ｒ）がハイレベルのとき、導通する。
【００６３】
なお、リードとライト系ポートでロウアドレスが一致した場合、通常のライト系ポート側のセンスアンプ１０４は、非活性化状態とされる。またライト系ポート側の選択ワード線も非選択（選択ワード線ＸＷ１はロウレベル）とする。リード系ポート側のセンスアンプのみが活性化される構成とされているため、読み出し用のセンスアンプと書き込み用のセンスアンプによる、セルへの書き込みと読み出しデータの衝突は生じない。
【００６４】
なお、ライト系ポート側に専用のリード系ポート（Ｒｅａｄ Ｂｕｓ（Ｗ）、スイッチ）を用いてデータをセルに書き込むようにしてもよい。すなわち、図１１において、リード系ポートとライト系ポートを入れ替え、ライト系のライトバス１３３に並設してライト系ポート側の専用リードバス（不図示）を設け、ライト系のＹスイッチ１０３が接続されるライト系のセンスアンプ１０４に対して、ライト系のセンスアンプ１０４とライト系ポート側の専用リードバス間に接続され、カラム選択信号（ＹＲ）でオン・オフされるリード系の第２のＹスイッチを備え（図１１のスイッチ１０７を、専用リードバス（不図示）とセンスアンプ１０４間に接続する）、リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、第１のセンスアンプ活性化信号ＳＥＲを非活性状態としてリード系のセンスアンプを非活性とし、ライト系ポートのライトバス１３３、ライト系のＹスイッチ１０３、ライト系のセンスアンプ１０４を介してセルにデータを書き込み、ライト系のセンスアンプ１０４、リード系の第２のＹスイッチ（不図示）、前記専用リードバスを介して、データの読み出しが行われるように構成され、リード系のセンスアンプとライト系のセンスアンプによる、セルへの書き込みと読み出しデータの衝突は生じないように構成される。
【００６５】
次に本発明のさらに別の実施例について説明する。図１２は、本発明の第６の実施例の構成を示す図である。図１２を参照すると、この実施例は、ＱＤＲ仕様のＳＲＡＭの内部コアのセルを１トランジスタ・１キャパシタで構成したものである。図１に示した実施例と相違して、サブアレイ１１０Ａは、１ポートとされている。図１に示した構成ほど高速化には対応できないが、チップ面積の縮減に貢献する。チップ面積は、概略、対ＳＲＡＭで１／１０、図１の構成に対して１／２とされる。
【００６６】
図１３は、図１２に示した実施例の動作の一例を示す図である。リード、ライトは、同期用のクロック信号ＣＬＫの半周期で交互に行われる。この実施例においても、Ａ３のリードにおいて、キャッシュメモリにデータがある場合、キャッシュメモリからデータを読み出し、当該サブアレイのリフレッシュを行う。
【００６７】
次に、同一のサブアレイをリード、ライトで連続アクセスした場合について説明する。この場合、サブアレイ単位に、キャッシュメモリ１１０を配置し（複数のキャッシュメモリを有する）、ライト動作において、キャッシュメモリ１１０にデータを格納する。またリード動作において、キャッシュヒットしないとき、サブアレイから読み出したデータをキャッシュメモリに格納する。
【００６８】
また、サブアレイ単位に、タグ記憶部（１２２Ａ）を備え、同一サブアレイに対するアクセスが連続した場合、読み出しアドレスを監視し、キャッシュヒットした場合、サブアレイのセルアレイコアのリフレッシュに切り替える。
【００６９】
サブアレイのアドレスの本数をｍ、クロック信号ＣＬＫの周期ｔＣＫ、データ保持期間をｔｈｏｌｄとすると、
ＱＤＲバースト４で、２（ｔＣＫ×２ｍ）＜ｔｈｏｌｄ
ＱＤＲバースト２で、ｔＣＫ×２ｍ＜ｔｈｏｌｄ
とすればよい。
【００７０】
上記設定により、１ポートＤＲＡＭアレイで構成した場合にも、キャッシュを見かけ上隠して、リード／ライト連続動作を実現することができ、ＱＤＲ ＳＲＡＭ互換を実現することができる。
【００７１】
上記したＱＤＲメモリは、１リードと１ライトとが交互に実行されるメモリであるが、本発明は、ＱＤＲメモリに限定されるものでない。以下、本発明のさらに別の実施例として、定期的にリードが行われるメモリに本発明を適用した例について説明する。本実施例の構成は、図１に示した構成と基本的に同一である。図１に示した前記実施例では、リード／ライト制御部１２０にリードコマンドとライトコマンドが交互に入力されるのに対して、本実施例においては、定期的に、リードコマンドがリード／ライト制御部１２０に入力される仕様とされている。外部アドレス信号で指定されたサブアレイ（図１の１０００〜１００ｎ）のメモリセルに対してリード要求があったとき、該リード要求のあったメモリセルに格納されているデータが、キャッシュメモリ１１０に格納されているとき（キャッシュ制御部１２２から出力されるキャッシュヒット信号ＣＨＩＴがアクティブのとき）、キャッシュメモリ１１０からデータを読み出し、リフレッシュアドレス生成回路１２４によって生成されたリフレッシュアドレスに対応したリフレッシュがサブアレイに対して行われる。このように、本実施例では、定期的に行われるリードのタイミングで、キャッシュメモリからの読み出しとメモリセルのリフレッシュが行われる。例えば、２リード・２ライトサイクルや、１リード・２ライト仕様のメモリにおいても、定期的に導入されるリードサイクルにおいて、本発明による、キャッシュ読み出しとリフレッシュ動作を適用することができる。
【００７２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、ＤＲＡＭセルのメモリセルアレイにキャッシュメモリを備え、キャッシュヒット時に、キャッシュメモリからのデータ読み出しと並行してメモリセルアレイのリフレッシュを行うように制御する構成としたことにより、定期的なリードアクセス、リード／ライトの交互連続アクセス時等において、リフレッシュ動作による待機等の発生をなくし、これにより、例えばＱＤＲ ＳＲＡＭ仕様等に対応した、高速アクセスを実現することができる。
【００７４】
また本発明によれば、複数の内部クロックサイクルにわたってワード線を選択し、リード・ライトを同時に実行する構成としたことにより、タイミング余裕を緩和し、ＳＲＡＭに互換の高速化に対応可能としている。
【００７５】
そして、本発明によれば、リードとライト系ポートでロウアドレスが一致した場合に、セルへの書き込みと、リード系センスアンプによるデータリストアとの衝突が回避される構成とされており、動作の信頼性を確保している。
【００７６】
さらに、本発明によれば、１セル１トランジスタのＤＲＡＭアレイで、サブアレイを構成し、サブアレイ単位にキャッシュメモリを備えたことにより、リフレッシュ動作を隠しながら、リード、ライトの交互連続アクセスに対応することができ、高速ＱＤＲ ＳＲＡＭ仕様互換を実現している。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図２】本発明の一実施例の動作の一例（ＱＤＲ バースト２）を説明するためのタイミング図である。
【図３】本発明の別の実施例の動作の一例（ＱＤＲ バースト４）を説明するためのタイミング図である。
【図４】本発明の一実施例のセルの構成の一例を示す図である。
【図５】本発明の一実施例のサブアレイの構成の一例を示す図である。
【図６】図５の動作の一例を示す図である。
【図７】本発明の一実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明する図である。
【図８】図７の動作の一例を示す図である。
【図９】図５に示した実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明するタイミング図である。
【図１０】本発明の他の実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明する図である。
【図１１】本発明の他の実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明する図である。
【図１２】本発明の別の実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図１３】図１２の動作の一例を説明するためのタイミング図である。
【符号の説明】
１００ ノーマルセルエリア（セルアレイエリア）
１０００〜１００ｎ サブアレイ
１０１ Ｙスイッチ
１０２ センスアンプ
１０３ Ｙスイッチ
１０４ センスアンプ
１０５ セル
１０６ スイッチ
１０７ 第２のＹスイッチ
１０８ Ｙスイッチ
１１０ キャッシュメモリ
１２０ リード／ライト制御回路
１２１ レジスタ
１２２ キャッシュ制御部
１２２Ａ タグ記憶部
１２２Ｂ 比較器
１２３ リフレッシュタイマ
１２４ リフレッシュアドレス生成回路
１２５ リフレッシュ制御回路
１２６ シリアルパラレル変換回路
１２７ レジスタ
１２８ レジスタ
１２９ パラレルシリアル変換回路
１３０ マルチプレクサ
１３１ スイッチ
１３２ リードバス
１３３ ライトバス
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）準拠の半導体記憶装置等に適用して好適なダイナミック型の半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
通信用途等に用いられる高性能ＳＲＡＭであるＱｕａｄ Ｄａｔａ Ｒａｔｅ（ＱＤＲＴＭ）ＳＲＡＭデバイスは、分離されたデータ入力バス・データ出力バスを備え、分離／並行のリードとライト系ポートを有する。ＱＤＲ ＳＲＡＭの最新情報は以下の非特許文献１等が参照される。ＱＤＲは、ＣＹＰＲＥＳＳ、ＨｉｔａＣＨＩＴ、ＩＤＴ、Ｍｉｃｒｏｎ、ＮＥＣ，Ｓａｍｓｕｎｇの商標である。
【０００３】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスは、周期的なリフレッシュ動作と、ビット線のプリチャージ動作を必要とするのに対して、ＳＲＡＭデバイスは、データアクセスサイクルの点で優れている。一方、ＳＲＡＭデバイスは、１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲート・ドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（能動素子負荷型の場合）で構成され、ＤＲＡＭデバイスは、例えば１個のトランジスタと１個のキャパシタで構成され、ＤＲＡＭは、面積、消費電力、コストの点でＳＲＡＭにまさる。ＳＲＡＭのピン配置、タイミング、機能の設定を同様に有する従来のＺＢＴ（ゼロ・バス・ターンアラウンド） ＳＲＡＭデバイスの利点を提供するとともに、デバイスの集積度、消費電力、コストの改善を図ったＤＲＡＭが提案されている（例えば特許文献１参照）。該特許文献１には、ＺＢＴ ＳＲＡＭデバイスと類似したピンアウト、タイミング、及び機能セットを有する多くの同じ利点を有するエンハンスト・バス・ターンアラウンドＤＲＡＭを提供することを目的としていることが記載されているが、ＺＢＴ ＳＲＡＭ互換ではない。すなわち、上記特許文献１に記載されたメモリ装置は、メモリ装置外に設けられたコントローラに、メモリアレイがデータアクセスに現在使用できない状態にあることを知らせる待機信号出力端子を備えており、リフレッシュ・サイクルでは、リード／ライト動作を中断しなければならない。なお、該特許文献１には、メモリ・アレイ（ＤＲＡＭ）にロウキャッシュとしてＳＲＡＭメモリ（ＳＲＡＭキャッシュ）を備えた構成が開示されている。
【０００４】
分離（Ｓｅｐａｒａｔｅ）Ｉ／Ｏ ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）またはＱＤＲ ＲＡＭにおいて、データ入力バスとデータ出力バスを用いることにより、同一サイクルタイムでデータレートを２倍以上にして使用することができることを活用して、同一サイクルで読み出しと書き込みを順次行うようにした方法と装置も知られている（例えば特許文献２参照）。この装置では、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出しが行われる段階と、読み出しの間に動作する信号に同期されて書き込みが行われる段階とからなる。さらにＤＲＡＭメモリに転送回路で接続されるＳＲＡＭアレイを備えた構成も知られている（例えば特許文献３参照）。なお後述される公知のキャッシュメモリの一般構成としては下記の非特許文献２等が参照される。
【０００５】
【非特許文献１】
”ＱＤＲ ＳＲＡＭ − Ｔｈｅ Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ ＳＲＡＭ Ｆａｍｉｌｙ”インターネット（平成１５年５月２日検索）＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｑｄｒｓｒａｍ．ｃｏｍ／＞
【非特許文献２】
Ｊｏｈｎ．Ｌ． Ｈｅｎｎｅｓｙ ａｎｄ Ｄａｖｉｄ Ａ． Ｐａｔｔｅｒｓｏｎ， ”Ｃｏｍｐｕｔｅｒ Ｏｒｇａｎｉｚａｔｉｏｎ ａｎｄ Ｄｅｓｉｇｎ”， ７．２ Ｃａｃｈｅｓ， ｐ４６３， Ｍｏｒｇａｎ Ｋａｕｆｍａｎｎ Ｐｕｂｌｉｓｈｅｒｓ Ｉｎｃ， １９９４．
【特許文献１】
特開２００１−２８３５８７号公報（第２頁、第１図）
【特許文献２】
特開２００２−３１３０８２号公報（第６頁、第３図）
【特許文献３】
特開平１１−８６５３２号公報（第４頁、第１図）
【０００６】
【発明が解決しようとする課題】
ところで、通信用途等に用いられるＱＤＲ ＳＲＡＭは、連続アクセスにおいてリードとライトが交互に行われるが、このＱＤＲ仕様のメモリアレイをＤＲＡＭアレイで構成した場合、リフレッシュ期間の挿入により、リード・ライトアクセスにウエイト（ＷＡＩＴ）等の遅延が生じ、バスサイクルの高速化を阻止する要因となる。
【０００７】
したがって、本発明の主たる目的は、リフレッシュによるリード／ライトアクセスを遅延させず、例えば、定期的なリードアクセス、又はリード／ライト交互アクセスが行われる仕様等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置及び制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る半導体記憶装置は、ダイナミック型のメモリセルを有するセルアレイにキャッシュメモリを備え、キャッシュされているデータの読み出し時に、リフレッシュを行うようにしている。本発明は、それぞれが、複数のダイナミック型のメモリセルを有するサブアレイを複数備え、前記複数のサブアレイに対して、少なくとも１つのキャッシュメモリを備え、リードアドレスで前記サブアレイから読み出されるデータが前記キャッシュメモリにあるか否か判定し、前記データが前記キャッシュメモリ中にある場合に、前記キャッシュメモリからデータを読み出し、前記キャッシュメモリからのデータの読み出しと並行して、前記サブアレイのリフレッシュを行うように制御する構成とされる。以下の説明からも明らかとされるように、上記目的は特許請求の範囲の各請求項の発明によっても同様にして達成される。
【０００９】
【発明の実施の形態】
本発明の実施の形態について説明する。ＱＤＲ仕様の半導体記憶装置において、バースト２で１／２クロック、バースト４では１クロックでセルアレイを動作させている。１セル・２トランジスタのＤＲＡＭセルをセルアレイに用いることで、同期用クロックの２倍のクロックサイクルを用いて、セルアレイを動作させることができる。またリードとライト系ポートを用いて、リード・ライト動作を同時に実行することができる。
【００１０】
本発明の一実施の形態においては、リフレッシュを隠すため、リード系ポートに、キャッシュメモリを備え、連続してサブアレイのアクセス（リードとライトの交互アクセス）が続いた場合でも、キャッシュヒットにより、サブアレイをリフレッシュする。かかる構成により、ＱＤＲ ＳＲＡＭ仕様に互換となる。
【００１１】
また、本発明の一実施の形態においては、リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、すなわち、同一ワード線の選択時のリード、ライト同時実行の対策として、例えばライト系ポートからの選択セルへのデータの書き込みのタイミングと、リード系ポートからの読み出しのタイミングをずらして行うか、あるいは、ライト系ポートからの選択セルへのデータの書き込みを優先して行う。あるいは、リード系ポートのセンスアンプを非活性とし、選択セルのデータをＹスイッチを介してリードバスに出力し、ライト系ポートのセンスアンプのみを活性化させる制御を行う。
【００１２】
また、本発明の別の実施の形態において、１セル・１トランジスタのＤＲＡＭでセルアレイを構成し、リード系ポートに、キャッシュメモリを備え、連続アクセス（リードとライトの交互アクセス）が続いた場合でも、キャッシュヒットにより、メモリセルアレイをリフレッシュする。この実施の形態においては、キャッシュメモリをサブアレイ単位に設けることで、ＱＤＲ ＳＲＡＭ仕様に互換となる。
【００１３】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例をなす半導体メモリ装置の構成を示す図である。サブアレイは、２ポートのＤＲＡＭセルよりなり、この半導体メモリ装置は、例えばＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）仕様等に準拠するクロック同期型ＳＲＡＭにインタフェース互換として好適とされる。
【００１４】
図１を参照すると、本実施例の半導体メモリ装置は、ノーマルセルエリア１００に、複数のサブアレイ１０００〜１００ｎを備えている。また、サブアレイとは別に、キャッシュメモリ１１０を備えている。サブアレイ１０００〜１００ｎは、２ポートＤＲＡＭアレイよりなる。２つのポートのうち第１のポートはリード系ポートとされ、リードアドレスとリフレッシュアドレスの一方のアドレスが、マルチプレクサ１３０で選択されて入力され、読み出しデータのリードバス１３２への出力が行われる。マルチプレクサ１３０は、通常動作時は、レジスタ１２１からのリードアドレス（ロウアドレス）を選択し、リフレッシュ動作時には、リフレッシュアドレスを選択する。第２ポートはライト系ポートとされ、レジスタ１２１からのライトアドレスとライトバス１３３からの書き込みデータが入力される。この実施例において、キャッシュメモリ１１０は、ＳＲＡＭアレイよりなり、リフレッシュを要しない。
【００１５】
サブアレイ１０００〜１００ｎの各々は、その内部に、第１及び第２ポートに対応して、いずれも図示されない、第１、第２系統のＸデコーダ（アドレス信号のロウアドレスをデコードするロウデコーダ）、第１、第２系統のワード線、第１、第２系統のビット線、第１、第２系統のセンスアンプを有する、２ポート構成のＤＲＡＭアレイよりなる。
【００１６】
また、この実施例では、リード系とライト系の２つのポートに対応する、図示されない第１、第２のＹデコーダ（アドレス信号のカラムアドレスをデコードするカラムデコーダ）が、複数のサブアレイ１０００〜１００ｎに対して、共通に設けられている。
【００１７】
レジスタ１２１は、図示されないアドレス端子から入力されたアドレス信号を一時的に保持する。
【００１８】
リード／ライト制御（コントロール）回路１２０は、図示されないコマンドレジスタから出力されるリード／ライトコマンドを入力し、サブアレイのリード／ライト動作に対応する制御（例えばセルアレイのリードイネーブル／ライトイネーブルの制御）を行う。また、リード／ライト制御回路１２０は、リード／ライト動作に対応して、データ入力端子ＤＩＮからの書き込みデータの入力とデータ出力端子ＤＯＵＴからの読み出しデータの出力を制御する。
【００１９】
この実施例では、リード／ライト制御回路１２０に連続入力されるリード・ライトコマンドとしては、リード（Ｒ）とライト（Ｗ）が交互に入力される。
【００２０】
キャッシュ制御部１２２は、レジスタ１２１から出力されるライトアドレス及びリードアドレスと、リード／ライト制御回路１２０からの制御信号とを入力とし、リードアクセス対象のデータが、キャッシュメモリ１１０内にあるデータとヒットしたことを示すキャッシュヒット信号ＣＨＩＴ、及び、アクセス対象のサブアレイが一つのサブアレイから別のサブアレイに移るとき、キャッシュメモリ１１０をリセットする信号ＳＡＳＥＴを出力する。
【００２１】
キャッシュ制御部１２２は、キャッシュメモリ１１０にデータが書き込まれたアドレスの一部のビットフィールドからなるタグアドレスを格納するタグ記憶部１２２Ａと、リード／ライト制御部１２０からの制御信号がリードアクセスを示しているとき、レジスタ１２１から出力されるリードアドレスと、タグ記憶部１２２Ａに記憶されているアドレス情報とを比較し、一致する場合、キャッシュヒット信号ＣＨＩＴをアクティブ状態として出力する比較器１２２Ｂと、を備えている。タグ記憶部１２２Ａは例えばＳＲＡＭよりなる。
【００２２】
この実施例では、例えば、サブアレイ１０００〜１００ｎ（同一のメモリ容量）と、キャッシュメモリ１１０において、キャッシュメモリ１１０の始端アドレスと終端アドレスの差で規定されるアドレス空間が、１つのサブアレイの始端アドレスと終端アドレスの差で規定されるアドレス空間と同一の構成とされる。この場合、アクセスアドレス信号の上位ビットフィールドを、サブアレイ選択ビットとしてサブアレイ０〜サブアレイｎを選択し（ｎ＝１５のとき、１６個のサブアレイを選択する信号として例えばアドレス信号の上位４ビットが用いられる）、所定の下位ビットを、サブアレイのカラムアドレスとロウアドレスとし、該カラムアドレス及びロウアドレスを、タグアドレス情報として、タグ記憶部１２２Ａに格納するようにしてもよい。キャッシュメモリ１１０のアドレス空間を、サブアレイのアドレス空間より大としてもよい。また、タグアドレスをタグ記憶部に順番に格納し、キャッシュメモリ１１０のタグアドレスに対応する位置にデータを格納するようにしてもよい。この場合、キャッシュメモリ１１０を、タグアドレスを格納するタグ部と、データを格納するデータ部からなる、公知のキャッシュの構成としてもよい（例えば非特許文献２参照）。
【００２３】
リフレッシュタイマ１２３は、ＤＲＡＭメモリセルのセルリーク特性に応じて、周期的に、リフレッシュパルスを出力する。
【００２４】
リフレッシュ制御回路１２５は、リード／ライト制御回路１２０からのリード動作又はライト動作を示す制御信号を入力し、キャッシュ制御部１２２から出力されるキャッシュヒット信号ＣＨＩＴを入力し、リフレッシュタイマ１２３からのリフレッシュ信号を入力する。リフレッシュ制御回路１２５は、リフレッシュタイマ１２３からのリフレッシュ信号を受けたとき、リフレッシュ対象のサブアレイが、非選択であれば、リフレッシュアドレス生成回路１２４からのリフレッシュアドレスにより、リード系ポートから、リフレッシュ動作を行う。選択されたサブアレイについて、リード系ポートからのリード動作とリフレッシュ動作とが重なった場合、リフレッシュ制御回路１２５は、リフレッシュを待機させる。
【００２５】
また、リフレッシュ制御回路１２５は、サブアレイへのリード要求に対して、リードアドレスに基づき、キャッシュヒットと判明した場合、リフレッシュアドレス生成回路１２４にリフレッシュアドレスの出力を指示し、マルチプレクサ１３０に、リフレッシュアドレスを選択するように選択制御信号を出力する。さらに、リフレッシュ制御回路１２５は、リフレッシュ動作時、カラムイネーブル信号をオフとしてリード系のカラムデコーダをオフさせ（リフレッシュアドレスはロウアドレスのみであるため）、サブアレイ内のリード系のＹスイッチをオフさせ、リフレッシュ動作時センスアンプに読み出されたセルデータがリードバス１３２に出力されないようにしている。
【００２６】
スイッチ１３１は、リードバス１３２に第１の端子（入力端子）が接続され、キャッシュメモリ１１０との双方向バスに第２の端子（入出力端子）が接続され、キャッシュ制御部１２２からのキャッシュヒット信号ＣＨＩＴを選択制御信号として制御端子に受け、選択制御信号の値に基づき、第１の端子と第２の端子の信号を出力端子に出力する切替制御を行う。より詳細には、スイッチ１３１は、キャッシュヒットのとき（キャッシュヒット信号ＣＨＩＴがアクティブのとき）、キャッシュメモリ１１０に書き込まれているデータを読み出しデータとしてパラレルシリアル変換器１２９に出力する。また、スイッチ１３１は、キャッシュミスヒットのとき（キャッシュヒット信号ＣＨＩＴがインアクティブのとき）、リードアドレスによってサブアレイからリードバス１３２に読み出されたデータを、パラレルシリアル変換器１２９に出力するとともに、該読み出しデータを、当該リードアドレスを用いてキャッシュメモリ１１０に書き込む。そして、該リードアドレスのタグアドレス情報は、キャッシュ制御部１２２のタグ記憶部１２２Ａに格納される。
【００２７】
データ入力端子ＤＩＮからは、クロック信号の立ち上がりと立ち下がりのエッジに同期して１クロックサイクルあたり２つのデータが入力されてレジスタ１２７に保持され、シリアルパラレル変換器１２６でパラレルデータに変換され、ライトバス１３３に出力される。ライトデータは、キャッシュメモリと選択されたサブアレイの同一アドレスに同時に書き込まれる。バースト２では、２つのシリアルデータが２ビットパラレルデータに変換され、バースト４では、４つのシリアルデータが４ビットパラレルデータに変換される。
【００２８】
リードバス１３２に読み出されたパラレルデータは、パラレルシリアル変換器１２９で、シリアルデータに多重化され、レジスタ１２８に取り込まれ、クロックに同期して、データ出力端子ＤＯＵＴから出力される。バースト２では、２ビットのパラレルデータが２ビットのシリアルデータに変換され、バースト４では、４ビットのパラレルデータが４ビットのシリアルデータに変換される。
【００２９】
なお、２ポート構成のサブアレイの１つのメモリセル１０５は、図４に示すように、ライト系のビット線Ｂ（Ｗ）と、リード系のビット線Ｂ（Ｒ）間に直列形態に接続される２つのセルトランジスタ（Ｎ１、Ｎ２）を有し、第１及び第２のセルトランジスタ（Ｎ１、Ｎ２）の接続点に、データ蓄積用の容量素子Ｃの蓄積ノードが接続され、第１及び第２のセルトランジスタ（Ｎ１、Ｎ２）のゲート端子は、ライト系のワード線Ｗ（Ｗ）、及びリード系のワード線Ｗ（Ｒ）にそれぞれ接続されている。
【００３０】
図１に示した実施例の動作の概略を説明する。タイマ１２３により、定期的なセルフリフレッシュがサブアレイ単位に実行される。リード動作とリフレッシュ動作とが重なった場合、リード動作（キャッシュヒット時にキャッシュメモリ１１０からの読み出し）を開始させ、リフレッシュは待機（ＷＡＩＴ）される。リフレッシュ待機時間が、セルのデータ保持期間以内となるように、サブアレイのアドレス空間が設定されている。
【００３１】
あるサブアレイが連続にアクセスされる（ライトとリードの交互アクセス）と、書き込みデータ（ライトデータ）は、該当するサブアレイとキャッシュメモリ１１０に書き込まれる。該ライトアドレスのタグアドレス情報は、キャッシュ制御部１２２のタグ記憶部１２２Ａに格納される。
【００３２】
リード動作時、レジスタ１２１のリードアドレスが、タグ記憶部１２２Ａに格納されるタグアドレス情報と一致しない場合（ミスヒット時）、リードアドレスによってサブアレイからリードバス１３２に読み出された読み出しデータが、スイッチ１３１に供給され、スイッチ１３１は、リードバス１３２の読み出しデータをパラレルシリアル変換器１２９に出力するとともに、該リードアドレスを用いて、キャッシュメモリ１１０に読み出しデータが書き込まれる。
【００３３】
一方、キャッシュ制御部１２２のタグ記憶部１２２Ａに格納されるタグアドレス情報と一致するタグアドレスを有するリードアドレスによるリードアクセスが行われた場合、キャッシュ制御部１２２の比較器１２２Ｂにより、キャッシュヒット信号ＣＨＩＴがアクティブとされ、キャッシュメモリ１１０からのデータの読み出しが行われる。スイッチ１３１は、キャッシュメモリ１１０からのデータを選択してパラレルシリアル変換器１２９に出力する。また、このとき、アクティブ状態のキャッシュヒット信号ＣＨＩＴを入力したリフレッシュ制御部１２５により、アクセス対象のサブアレイは、リフレッシュされる。リフレッシュアドレス生成回路１２４からのリフレッシュアドレスを用いて、サブアレイのリフレッシュが行われる。このとき、リフレッシュ制御部１２５はカラムイネーブル信号を非活性化とし、サブアレイのリード系のセンスアンプとリードバス１３２との間のＹスイッチはオフ状態とされる。
【００３４】
キャッシュ制御部１２２は、アクセス対象のサブアレイが別のサブアレイに切り替わると、キャッシュ制御部１２２はＳＡＳＥＴ信号をアクティブとする。例えばサブアレイ０〜１５の１６個のサブアレイがあり、アドレスの上位４ビットで、サブアレイの選択が行われる場合、００ｈ（ヘキサデシマル）から０１ｈへのアドレス変化で、サブアレイ０から１への切替えが行われ、ＳＡＳＥＴ信号がアクティブとされる。アクティブ状態のＳＡＳＥＴ信号を受けてキャッシュメモリ１１０はリセットされる。また、このとき、キャッシュ制御部１２２は、タグ記憶部１２２Ａをリセットする。
【００３５】
なお、サブアレイに対してライト／リードの交互連続アクセスが行われない場合、非選択状態の空きサイクルに、サブアレイのリフレッシュを行ってもよい。また、ライト系ポートから、一のサブアレイとは別のサブアレイが選択されたとき、当該一のサブアレイのリフレッシュを行うようにしてもよい。
【００３６】
図２は、図１に示した本発明の一実施例の動作（ＱＤＲのバースト２仕様）の一例を示す図である。ＣＬＫは、半導体記憶装置のクロック端子より入力されるクロック信号、Ａｄｄは、半導体記憶装置のアドレス端子より入力されるアドレス信号、ＲｏｒＷは、リード／ライト制御部１２０に入力されるリード／ライトコマンド（リード／ライトコマンドは不図示のコマンドレジスタより出力される）、ＤＩＮはデータ入力端子ＤＩＮに入力されるデータ、Ｗｂｕｓはライトバス１３３、Ｗ（Ｗ）はメモリセルのライト系のワード線（図４参照）、Ｗ（Ｒ）はメモリセルのリード系のワード線（図４参照）、Ｒｂｕｓはリードバス１３２、Ｄｏｕｔはデータ出力端子ＤＯＵＴの出力データである。
【００３７】
ＱＤＲのバースト２仕様では、セルアレイコア部は、同期用のクロック信号の半サイクルを単位に、リード、ライト動作を行っている。これに対して、本実施例では、図２に示すように、セルアレイコアの動作周波数を、半分としている。すなわち、本実施例では、半クロックを単位に発行されるリード、ライトコマンドに対して、セルアレイコアでのリード、ライト動作を、例えば１クロックサイクル相当の期間をかけて行う。かかる構成により、セルアレイをＤＲＡＭアレイで構成しても、外部からみた動作速度を、ＳＲＡＭ並みとすることができる。
【００３８】
図２に示すように、クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを用いて、１クロック周期に２つのデータ要素（例えばＤ２０、Ｄ２１）がデータ入力端子ＤＩＮから入力され、１／２クロックサイクルで、リード、ライトコマンドが発行され、アクセスアドレスＡｄｄが入力される。なお、以下では、アドレスＡ０〜Ａ５等は、同一のサブアレイに属するものとする。
【００３９】
ライトバス１３３には、１クロックサイクルで２つのデータ要素Ｄ００、Ｄ０１がパラレル出力され、アドレスＡ０により、サブアレイに、データ要素Ｄ００、Ｄ０１が書き込まれる（「Ａ０ Ｗｒｉｔｅ」参照）。その際、アドレスＡ０によってキャッシュメモリ１１０にも、データ要素Ｄ００、Ｄ０１が書き込まれる。
【００４０】
次に、アドレスＡ１でデータの読み出しが行われる（「Ａ１ Ｒｅａｄ」参照）。リードバス１３２には、クロックサイクルｔ１で、アドレスＡ１の読み出しデータＱ１０、Ｑ１１が、パラレル出力される。データ出力端子Ｄｏｕｔには、Ｑ１０、Ｑ１１がシリアルに出力される。
【００４１】
本実施例によれば、２ポート構成のＤＲＡＭアレイを備えたことで、セルアレイコアにおけるリード動作とライト動作を同時に実行することができ、リードサイクル／ライトサイクルを、１クロックサイクルとすることができる。このため、セルアレイコアにおけるタイミングマージンを緩和しており、ＳＲＡＭ互換の高速化に対応可能としている。また、本実施例では、前述したように、リード動作時において、キャッシュメモリ１１０にヒットした場合、キャッシュメモリ１１０の保持データが読み出しデータとして出力される。図２において、例えば、リードアドレスＡ５の「Ａ５ Ｒｅａｄ」を、アドレスＡ１の「Ａ１ Ｒｅａｄ」とした場合、アドレスＡ１のデータはキャッシュメモリに書き込み済みであるため、「＊」印のサイクルにおいて、当該サブアレイのリード系ポートより、リフレッシュアドレスが入力され、リフレッシュが行われる。なお、図２に示す例では、ライト系とリード系のポートのワード線Ｗ（Ｗ）とＷ（Ｒ）の立ち上がりのタイミングは同じとされているが（すなわち、クロック信号ＣＬＫの立ち下がりエッジのタイミング）、例えばワード線Ｗ（Ｗ）とＷ（Ｒ）のうちの一方のワード線の立ち上がりのタイミングをクロック信号ＣＬＫの立ち上がりのタイミングとし、他方のワード線の立ち上がりのタイミングをクロック信号ＣＬＫの立ち下がりのタイミングとするという具合に、ワード線Ｗ（Ｗ）とＷ（Ｒ）の立ち上がりのタイミングをずらしてもよい。
【００４２】
図３は、本発明の別の実施例として、ＱＤＲ バースト４の動作の一例を示す図である。なお、半導体メモリ装置の構成は、図１に示した構成とされる。本実施例において、２クロックサイクルで４つのデータがデータ入力端子ＤＩＮからシリアルに入力され、シリアルパラレル変換器１２６で４ビットパラレルデータとして出力され、２クロックサイクルで４つのデータがデータ出力端子Ｄｏｕｔからシリアルに出力される。リード／ライト交互連続アクセスにおいて、リード・ライトコマンドは１クロックサイクル毎に発行される。サブアレイ内部のセルアレイコアでは、リード動作、ライト動作は、２クロックサイクル（１／２クロックサイクル×４）の期間にわたって行われる。また、前述したように、サブアレイは、リード系とライト系の２ポート構成とされているため、リード／ライト交互連続アクセスにおいて、リード動作とライト動作は同時に行われる。アドレスＡ３がキャッシュヒットした場合、キャッシュメモリのデータを読み出しデータとする。サブアレイの第１ポート側では、２クロックサイクル分はリフレッシュ用のサイクルとされる。
【００４３】
以下、図１に示した前記実施例において、サブアレイのリード系とライト系の２つのポートから、リードとライトの同時アクセスが起こった場合の対策例について説明する。
【００４４】
図１に示した前記実施例では、２ポートＤＲＡＭをセルとして用いたことにより、リード、ライト動作を、例えば半クロックから１クロックとし、内部動作周波数を半分にすることができるが、リード動作とライト動作を同一サイクルで実行する必要がある。図３を参照して説明した前記実施例についても同様である。
【００４５】
リードとライトの選択ワード線とが重なった場合について、サブアレイの構成を模式的に示す図５を参照して、以下に説明する。
【００４６】
図５において、メモリセルＭ１〜Ｍ４の各メモリセル１０５は、図４に示した構成とされており、ライト系のビット線Ｂ（Ｗ）とリード系のビット線Ｂ（Ｒ）間に直列形態に接続される２つのセルトランジスタ（Ｎ１、Ｎ２）を有し、第１及び第２のセルトランジスタの接続点に、データ蓄積用の容量素子Ｃの蓄積ノードが接続され、第１及び第２のセルトランジスタＮ１、Ｎ２のゲート端子は、ライト系のワード線ＸＷ１、及びリード系のワード線ＸＲ１（図５参照）にそれぞれ接続されている。
【００４７】
図５において、リード系ポート側のＹスイッチ（ＮＭＯＳトランジスタ）１０１１〜１０１４は、リード系ポート側のセンスアンプ１０２１〜１０２４と、リードバス（Ｒｅａｄ Ｂｕｓ）との間に接続され、ゲート端子にそれぞれ入力されるカラム選択信号ＹＲ１〜ＹＲ４によりオン・オフ制御される。リード系ポートのセンスアンプ１０２１〜１０２４は、リード系のビット線Ｂ１（Ｒ）〜Ｂ４（Ｒ）にそれぞれ接続される。ライト系ポートのＹスイッチ（ＮＭＯＳトランジスタ）１０３１〜１０３４は、ライト系ポートのセンスアンプ１０４１〜１０４４と、ライトバス（Ｗｒｉｔｅ Ｂｕｓ）との間に接続され、ゲート端子に入力されるカラム選択信号ＹＷによりオン・オフ制御される。ライト系ポートのセンスアンプ１０４１〜１０４４は、ライト側のビット線Ｂ１（Ｗ）〜Ｂ４（Ｗ）にそれぞれ接続される。リード系のポートセンスアンプ１０２１〜１０２４とライト系のセンスアンプ１０４１〜１０４４は、それぞれ、第１、第２のセンスアンプ活性化信号ＳＥＲ、ＳＥＷにより活性化が制御される。
【００４８】
リード系ポートのアドレス選択（ＸＲ１、ＹＲ１）とライト系ポートのアドレス選択（ＸＷ１、ＹＷ２）において、ロウアドレスが互いに一致している場合、図６にＱＤＲバースト２の例として波形図として示したように、クロックのエッジから所定時間経過後、選択ワード線であるＸＲ１とＸＷ１がハイレベルとされ、つづいて、第１、第２のセンスアンプ選択信号ＳＥＲ、ＳＥＷがハイレベルとされ、リード系とライト系のセンスアンプ１０２、１０４が活性化され、つづいて、カラム選択信号ＹＲ１、ＹＷ２がハイレベルとされ、Ｙスイッチ１０１１とＹスイッチ１０３２がオンし、センスアンプ１０２１とリードバス（Ｒｅａｄ ｂｕｓ）とが接続され、センスアンプ１０４２とライトバス（Ｗｒｉｔｅ ｂｕｓ）とが接続される。
【００４９】
このとき、ライト系のカラム選択信号ＹＷ２でオンとされたＹスイッチ１０３２を介して、セルＭ２に書き込まれるデータと、Ｙスイッチ１０１２に接続されるリード用のセンスアンプ１０２２によるセルデータのリストアとが衝突してしまう。例えば、セルＭ２の保持データが論理１であり、ライト系ポートからのセルＭ２への書き込みデータが論理０であるとき、第１のセンスアンプ活性化信号ＳＥＲによって活性化されているセンスアンプ１０２２はデータ１をセルＭ２にリストアし、ライト系ポートからセルＭ２に書き込むべきデータ０と衝突する。ＹＲ１をハイレベルとしてＹスイッチ１０１１がオンとされ、セルＭ１のデータの読み出しが行われるため、リード系ポートの動作を停止させることはできない。そこで、リード系のポートからのデータリストアとライト系ポートからの書き込みデータとの衝突に対して、本実施例では、以下の対策が講じられている。
【００５０】
本発明の一実施例では、リードとライト系ポートでロウアドレスが一致した場合、リード系ポート側のセンスアンプを活性化させない制御を行う。図７は、この実施例を説明するための図である。
【００５１】
図７を参照すると、リード系のワード線ＸＲ１が選択され、リード系のカラム選択信号ＹＲ１がハイレベルとされ、ライト系のワード線ＸＷ１が選択され、ライト系のカラム選択信号ＹＷ２がハイレベルとされる。このとき、リード系ポートのセンスアンプ１０２１、１０２２は非活性とされる（図５のセンスアンプ活性化信号ＳＥＲはロウレベルとされる）。ライト系ポートのセンスアンプ１０４１、１０４２は、センスアンプ活性化信号ＳＥＷ（図５参照）がハイレベルとされ、活性化状態とされ、ＹＷ２がハイレベルとされ、オン状態のＹスイッチ１０３２を介してライトバスとライト系の相補のビット線Ｂ（Ｗ）、／Ｂ（Ｗ）とが接続され、選択ワード線ＸＷ１に接続するセル２にデータが書き込まれる。なお、センスアンプ１０４１に対応するＹスイッチはオフ状態とされる。セル２に接続されるリード系ポートのセンスアンプ１０２２は非活性状態とされているため、リード系ポートのセンスアンプ１０２２が、セル２へのライト系ポートからのデータの書き込みの邪魔をすることはない。
【００５２】
一方、セル１のデータ読み出しを行うべき、リード系ポートのセンスアンプ１０２１は、第１のセンスアンプ活性化信号ＳＥＲがオフであるため、非活性とされており、データの読み出しは、リード系ポートのＹスイッチ１０８で行われる。なお、本実施例は、図５のリード系のＹスイッチ１０１１〜１０４１を、図７のＹスイッチ１０８で置き換えた構成とされる。
【００５３】
図７を参照すると、Ｙスイッチ１０８は、カラム選択信号ＹＲ１で活性化が制御される差動対回路として構成され、ソースが共通接続され、ゲートに、リード系のビット線Ｂ（Ｒ）の信号を差動入力とし、差動対をなすＮＭＯＳトランジスタＮ１４、Ｎ１５と、ソースが接地され、ＮＭＯＳトランジスタＮ１４、Ｎ１５の共通ソースにドレインが接続され、ゲートにカラム選択信号ＹＲ１を入力とし、定電流源をなすＮＭＯＳトランジスタＮ１３と、を備え、ＮＭＯＳトランジスタＮ１４、Ｎ１５のドレインが、差動のリードバス対に接続されている。
【００５４】
そして、セル１のデータリストアは、活性化されているライト系ポート側のセンスアンプ１０４１によって行われる。なお、図７に示す例では、リード系のビット線はそれぞれ相補のビット線対Ｂ（Ｒ）、／Ｂ（Ｒ）で構成され、ライト系のビット線はそれぞれ相補のビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）で構成される。
【００５５】
図８は、図７に示した実施例の動作の一例を示す信号波形図である。リード系ポートとライト系ポートのワード線ＸＲ１、ＸＷ１が選択され、リード系ポートのセンスアンプ１０２の活性化を制御する第１のセンスアンプ活性化信号ＳＥＲをロウレベルのままとし、ライト系ポートのセンスアンプ１０４の活性化を制御する第２のセンスアンプ活性化信号ＳＥＷをハイレベルとする。つづいて、リード系ポートとライト系ポートのカラム選択信号ＹＲ１、ＹＷ２をともにハイレベルとする。
【００５６】
なお、リード系ポートのセンスアンプ１０２の活性化を制御する第１のセンスアンプ活性化信号ＳＥＲを、ライト系のカラム選択信号ＹＷ２の立ち上がりのタイミングよりも、遅らせてオンとするようにしてもよい。
【００５７】
次に、リードとライト系ポートでロウアドレスが一致した場合の別の対策例について説明する。この対策例において、回路構成は、図１及び図５に示した構成とされ、タイミング制御に、対策が講じられている。図９は、この実施例の動作の一例を示す信号波形図である。
【００５８】
図５及び図９を参照すると、リード系ポートとライト系ポートのワード線ＸＲ１、ＸＷ１が選択される。ワード線ＸＷ１の立ち上がりとほぼ同時に、ライト系ポートのＹスイッチ１０３２のカラム選択信号ＹＷ２を立ち上げ、つづいて第２のセンスアンプ活性化信号ＳＥＷを立ち上げる。
【００５９】
一方、リード系ポートのセンスアンプ１０２の活性化を制御する第１のセンスアンプ活性化信号ＳＥＲは、ライト系のカラム選択信号ＹＷ２の立ち上がりのタイミングよりも遅れて立ち上がる。これにより、リード系のセンスアンプ活性化信号ＳＥＲがオンとなる前に、選択セルのデータをライト系ポート側からの書き込みデータで書き換えてしまう。すなわち、ライト動作に対するリード系ポート側のセンスアンプ１０２２のデータリストアによる邪魔がなくなる。なお、リード系ポートの動作に変更はない。
【００６０】
次に、リード系とライト系ポートでロウアドレスが一致した場合のさらに別の対策例について説明する。図１０は、本発明のさらに別の実施例の構成を示す図である。図１０を参照すると、本実施例では、リード系ポートのビット線Ｂ（Ｒ）とライト系ポートのビット線Ｂ（Ｗ）の間にスイッチ１０６が挿入されている。リード系ポートとライト系ポートのロウアドレスが一致したとき、リード系ポートのビット線Ｂ（Ｒ）とライト系ポートのビット線Ｂ（Ｗ）をスイッチ１０６をオンすることで、導通させる。ライトバスからライト系ビット線Ｂ（Ｗ）を介してセルに書き込んだデータが、リード系のビット線Ｂ（Ｒ）、センスアンプ１０２、Ｙスイッチ１０１を介してリードバスに伝達される。ライトバスからの書き込み信号により、リード系ポート側のセンスアンプ１０２の値を、容易に反転することができる（ただし、書き込みデータがセルの保持データと異なる場合）。
【００６１】
次に、リードとライト系ポートでロウアドレスが一致した場合のさらに別の対策例について説明する。図１１は、本発明のさらに別の実施例の構成を示す図である。図１１を参照すると、本実施例では、リードとライト系ポートでロウアドレスが一致した場合、リード系ポート側に、リードバス１３２に併設して設けられている専用のライト系ポートのライトバス１３３Ａ（Ｗｒｉｔｅ Ｂｕｓ（Ｒ））と、Ｙスイッチ１０７を用いて、データを書き込む。
【００６２】
Ｙスイッチ１０７は、ライト系ポートのカラム選択信号ＹＷ（Ｒ）がハイレベルのとき、導通する。
【００６３】
なお、リードとライト系ポートでロウアドレスが一致した場合、通常のライト系ポート側のセンスアンプ１０４は、非活性化状態とされる。またライト系ポート側の選択ワード線も非選択（選択ワード線ＸＷ１はロウレベル）とする。リード系ポート側のセンスアンプのみが活性化される構成とされているため、読み出し用のセンスアンプと書き込み用のセンスアンプによる、セルへの書き込みと読み出しデータの衝突は生じない。
【００６４】
なお、ライト系ポート側に専用のリード系ポート（Ｒｅａｄ Ｂｕｓ（Ｗ）、スイッチ）を用いてデータをセルに書き込むようにしてもよい。すなわち、図１１において、リード系ポートとライト系ポートを入れ替え、ライト系のライトバス１３３に並設してライト系ポート側の専用リードバス（不図示）を設け、ライト系のＹスイッチ１０３が接続されるライト系のセンスアンプ１０４に対して、ライト系のセンスアンプ１０４とライト系ポート側の専用リードバス間に接続され、カラム選択信号（ＹＲ）でオン・オフされるリード系の第２のＹスイッチを備え（図１１のスイッチ１０７を、専用リードバス（不図示）とセンスアンプ１０４間に接続する）、リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、第１のセンスアンプ活性化信号ＳＥＲを非活性状態としてリード系のセンスアンプを非活性とし、ライト系ポートのライトバス１３３、ライト系のＹスイッチ１０３、ライト系のセンスアンプ１０４を介してセルにデータを書き込み、ライト系のセンスアンプ１０４、リード系の第２のＹスイッチ（不図示）、前記専用リードバスを介して、データの読み出しが行われるように構成され、リード系のセンスアンプとライト系のセンスアンプによる、セルへの書き込みと読み出しデータの衝突は生じないように構成される。
【００６５】
次に本発明のさらに別の実施例について説明する。図１２は、本発明の第６の実施例の構成を示す図である。図１２を参照すると、この実施例は、ＱＤＲ仕様のＳＲＡＭの内部コアのセルを１トランジスタ・１キャパシタで構成したものである。図１に示した実施例と相違して、サブアレイ１１０Ａは、１ポートとされている。図１に示した構成ほど高速化には対応できないが、チップ面積の縮減に貢献する。チップ面積は、概略、対ＳＲＡＭで１／１０、図１の構成に対して１／２とされる。
【００６６】
図１３は、図１２に示した実施例の動作の一例を示す図である。リード、ライトは、同期用のクロック信号ＣＬＫの半周期で交互に行われる。この実施例においても、Ａ３のリードにおいて、キャッシュメモリにデータがある場合、キャッシュメモリからデータを読み出し、当該サブアレイのリフレッシュを行う。
【００６７】
次に、同一のサブアレイをリード、ライトで連続アクセスした場合について説明する。この場合、サブアレイ単位に、キャッシュメモリ１１０を配置し（複数のキャッシュメモリを有する）、ライト動作において、キャッシュメモリ１１０にデータを格納する。またリード動作において、キャッシュヒットしないとき、サブアレイから読み出したデータをキャッシュメモリに格納する。
【００６８】
また、サブアレイ単位に、タグ記憶部（１２２Ａ）を備え、同一サブアレイに対するアクセスが連続した場合、読み出しアドレスを監視し、キャッシュヒットした場合、サブアレイのセルアレイコアのリフレッシュに切り替える。
【００６９】
サブアレイのアドレスの本数をｍ、クロック信号ＣＬＫの周期ｔＣＫ、データ保持期間をｔｈｏｌｄとすると、
ＱＤＲバースト４で、２（ｔＣＫ×２ｍ）＜ｔｈｏｌｄ
ＱＤＲバースト２で、ｔＣＫ×２ｍ＜ｔｈｏｌｄ
とすればよい。
【００７０】
上記設定により、１ポートＤＲＡＭアレイで構成した場合にも、キャッシュを見かけ上隠して、リード／ライト連続動作を実現することができ、ＱＤＲ ＳＲＡＭ互換を実現することができる。
【００７１】
上記したＱＤＲメモリは、１リードと１ライトとが交互に実行されるメモリであるが、本発明は、ＱＤＲメモリに限定されるものでない。以下、本発明のさらに別の実施例として、定期的にリードが行われるメモリに本発明を適用した例について説明する。本実施例の構成は、図１に示した構成と基本的に同一である。図１に示した前記実施例では、リード／ライト制御部１２０にリードコマンドとライトコマンドが交互に入力されるのに対して、本実施例においては、定期的に、リードコマンドがリード／ライト制御部１２０に入力される仕様とされている。外部アドレス信号で指定されたサブアレイ（図１の１０００〜１００ｎ）のメモリセルに対してリード要求があったとき、該リード要求のあったメモリセルに格納されているデータが、キャッシュメモリ１１０に格納されているとき（キャッシュ制御部１２２から出力されるキャッシュヒット信号ＣＨＩＴがアクティブのとき）、キャッシュメモリ１１０からデータを読み出し、リフレッシュアドレス生成回路１２４によって生成されたリフレッシュアドレスに対応したリフレッシュがサブアレイに対して行われる。このように、本実施例では、定期的に行われるリードのタイミングで、キャッシュメモリからの読み出しとメモリセルのリフレッシュが行われる。例えば、２リード・２ライトサイクルや、１リード・２ライト仕様のメモリにおいても、定期的に導入されるリードサイクルにおいて、本発明による、キャッシュ読み出しとリフレッシュ動作を適用することができる。
【００７２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、ＤＲＡＭセルのメモリセルアレイにキャッシュメモリを備え、キャッシュヒット時に、キャッシュメモリからのデータ読み出しと並行してメモリセルアレイのリフレッシュを行うように制御する構成としたことにより、定期的なリードアクセス、リード／ライトの交互連続アクセス時等において、リフレッシュ動作による待機等の発生をなくし、これにより、例えばＱＤＲ ＳＲＡＭ仕様等に対応した、高速アクセスを実現することができる。
【００７４】
また本発明によれば、複数の内部クロックサイクルにわたってワード線を選択し、リード・ライトを同時に実行する構成としたことにより、タイミング余裕を緩和し、ＳＲＡＭに互換の高速化に対応可能としている。
【００７５】
そして、本発明によれば、リードとライト系ポートでロウアドレスが一致した場合に、セルへの書き込みと、リード系センスアンプによるデータリストアとの衝突が回避される構成とされており、動作の信頼性を確保している。
【００７６】
さらに、本発明によれば、１セル１トランジスタのＤＲＡＭアレイで、サブアレイを構成し、サブアレイ単位にキャッシュメモリを備えたことにより、リフレッシュ動作を隠しながら、リード、ライトの交互連続アクセスに対応することができ、高速ＱＤＲ ＳＲＡＭ仕様互換を実現している。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図２】本発明の一実施例の動作の一例（ＱＤＲ バースト２）を説明するためのタイミング図である。
【図３】本発明の別の実施例の動作の一例（ＱＤＲ バースト４）を説明するためのタイミング図である。
【図４】本発明の一実施例のセルの構成の一例を示す図である。
【図５】本発明の一実施例のサブアレイの構成の一例を示す図である。
【図６】図５の動作の一例を示す図である。
【図７】本発明の一実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明する図である。
【図８】図７の動作の一例を示す図である。
【図９】図５に示した実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明するタイミング図である。
【図１０】本発明の他の実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明する図である。
【図１１】本発明の他の実施例において、同一ワード線の選択時のリード・ライト同時実行の対策を説明する図である。
【図１２】本発明の別の実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図１３】図１２の動作の一例を説明するためのタイミング図である。
【符号の説明】
１００ ノーマルセルエリア（セルアレイエリア）
１０００〜１００ｎ サブアレイ
１０１ Ｙスイッチ
１０２ センスアンプ
１０３ Ｙスイッチ
１０４ センスアンプ
１０５ セル
１０６ スイッチ
１０７ 第２のＹスイッチ
１０８ Ｙスイッチ
１１０ キャッシュメモリ
１２０ リード／ライト制御回路
１２１ レジスタ
１２２ キャッシュ制御部
１２２Ａ タグ記憶部
１２２Ｂ 比較器
１２３ リフレッシュタイマ
１２４ リフレッシュアドレス生成回路
１２５ リフレッシュ制御回路
１２６ シリアルパラレル変換回路
１２７ レジスタ
１２８ レジスタ
１２９ パラレルシリアル変換回路
１３０ マルチプレクサ
１３１ スイッチ
１３２ リードバス
１３３ ライトバス
Claims (32)
- 複数のダイナミック型のメモリセルを有するセルアレイと、
キャッシュメモリと、
データ読み出し時、前記セルアレイからの読み出し対象のデータが前記キャッシュメモリ内にある場合には、前記キャッシュメモリからデータを読み出すとともに、前記セルアレイのリフレッシュを行うように制御する手段を備えている、ことを特徴とする半導体記憶装置。 - 前記セルアレイの領域に、それぞれが、複数のダイナミック型のメモリセルを有するサブアレイを複数備え、
前記キャッシュメモリとして、複数の前記サブアレイに対して、少なくとも１つのキャッシュメモリを備え、
前記サブアレイへのリード要求を受け、リードアドレスに基づき、前記サブアレイから読み出されるデータが前記キャッシュメモリにあるか否か判定し、前記判定の結果、前記サブアレイから読み出されるデータが前記キャッシュメモリ内にある場合には、前記キャッシュメモリからデータを読み出し、前記キャッシュメモリからの前記データの読み出しと並行して、前記サブアレイのリフレッシュを行うように制御する手段を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 - ライトアクセス時、前記サブアレイへのデータの書き込みと、前記サブアレイへ書き込むデータと同一データの前記キャッシュメモリへの書き込みとを並行して行うように制御する手段を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
- 前記キャッシュメモリにデータを書き込んだアドレスに関するタグアドレス情報を保持するタグ記憶部を備え、
ライトアクセス時に、ライトアドレスで選択される前記サブアレイのメモリセルにデータが書き込まれるとともに、前記ライトアドレスに対応させて前記キャッシュメモリに前記データが書き込まれ、前記ライトアドレスのタグアドレス情報が前記タグ記憶部に保持され、
リードアクセス時に、リードアドレスのタグアドレスが、前記タグ記憶部に保持されているタグアドレス情報と一致するか否か判定し、一致した場合、キャッシュヒット信号を活性状態として出力し、不一致の場合、前記キャッシュヒット信号を非活性状態として出力する比較器を有するキャッシュ制御部を備え、
前記サブアレイから読み出されたデータを転送する第１の転送経路と、前記キャッシュメモリから読み出されたデータを転送する第２の転送経路とに、第１、及び第２の端子が接続され、前記キャッシュ制御部から出力される前記キャッシュヒット信号を制御端子より入力し、前記キャッシュヒット信号が活性状態のとき、前記第２の転送経路を選択し前記キャッシュメモリから読み出されたデータをリードデータとして出力端子から出力する切替回路を備えている、ことを特徴とする請求項２記載の半導体記憶装置。 - 前記切替回路は、前記キャッシュ制御部からの前記キャッシュヒット信号が非活性状態のとき、前記第１の転送経路を選択し前記サブアレイから読み出されたデータをリードデータとして出力端子から出力するとともに、前記サブアレイから読み出されたデータを、前記第２の転送経路を介して、前記キャッシュメモリに書き込む制御を行う手段を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
- 前記キャッシュ制御部は、アクセス対象のサブアレイが、一つのサブアレイから別のサブアレイに切り替わるときに、前記キャッシュメモリと前記タグ記憶部をリセットするための信号を出力する手段を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
- リフレッシュ周期を規定するリフレッシュ信号を生成するリフレッシュタイマと、
リード／ライト動作を指示する信号と、前記キャッシュ制御部から出力される前記キャッシュヒット信号と、前記リフレッシュタイマから出力されるリフレッシュ信号とを入力し、入力した信号に基づき、リフレッシュ動作を制御するリフレッシュ制御部と、
前記リフレッシュ制御部から出力されるリフレッシュ制御信号に基づき、リフレッシュアドレスを生成するリフレッシュアドレス生成回路と、
前記リフレッシュアドレス生成回路で生成されたリフレッシュアドレスと、アドレス端子より入力されたリードアドレスのロウアドレスとを、第１、第２の入力端子よりそれぞれ入力し、前記リフレッシュ制御部からの前記リフレッシュ制御信号を選択制御信号として制御端子に入力し、前記選択制御信号の値に基づき、前記第１、第２の入力端子に入力された２つのアドレスの一方を選択して出力端子から前記サブアレイに供給する選択回路と、
を備えている、ことを特徴とする請求項４記載の半導体記憶装置。 - 前記サブアレイが、リード系とライト系の２つのポートを有する、ことを特徴とする請求項２記載の半導体記憶装置。
- 前記サブアレイのリード系ポートからのリードアドレスで選択されるメモリセルのリード動作と、前記サブアレイのライト系ポートからのライトアドレスで選択されるメモリセルへのライト動作とが並行して行われる、ことを特徴とする請求項８記載の半導体記憶装置。
- データ入力端子からの１つのデータ要素の入力と、データ出力端子からの１つのデータ要素の出力とが、それぞれ、同期用のクロック信号の１サイクルの所定倍（ただし、倍数として分数を含む）の期間を単位に行われ、
前記単位の複数倍の期間にわたって、前記サブアレイの選択ワード線を活性化し、前記サブアレイの選択されたメモリセルへのデータの書き込み、及び、前記サブアレイの選択されたメモリセルからのデータの読み出しを行うように制御する手段を備えている、ことを特徴とする請求項９記載の半導体記憶装置。 - リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、ライト系ポートからの書き込みと、リード系ポートからの読み出しのタイミングをずらし、ライト系ポートからのメモリセルへの書き込みと、前記メモリセルに接続するリード系ポートのセンスアンプによるデータリストアとの衝突を回避する手段を備えている、ことを特徴とする請求項９記載の半導体記憶装置。
- リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、ライト系ポートからの書き込みを優先して行い、ライト系ポートからの書き込みデータを、リード系ポートから読み出すように制御する手段を備えている、ことを特徴とする請求項９記載の半導体記憶装置。
- 前記サブアレイにおいて、
前記ダイナミック型のメモリセルは、
リード系のビット線とライト系のビット線間に接続された２つのトランジスタと、
前記２つのトランジスタの接続点に接続された容量素子と、
を備え、
前記２つのトランジスタの制御端子は、リード系のワード線とライト系のワード線にそれぞれ接続され、
リード系ポートに、リードアドレスのロウアドレス又はリフレッシュアドレスのうち選択された一方のアドレスをデコードする、第１のロウデコーダを備え、
ライト系ポートに、ライトアドレスのロウアドレスをそれぞれデコードする第２のロウデコーダを備え、
前記第１のロウデコーダの出力と前記第２のロウデコーダの出力は、リード系のワード線とライト系のワード線とにそれぞれ接続され、
それぞれが、対応するリード系のビット線に接続され、第１のセンスアンプ活性化信号によって活性化が制御されるリード系のセンスアンプ群と、
それぞれが、対応する前記リード系のセンスアンプと、読み出しデータの転送経路をなすリードバスとの間に接続され、リード系のカラムデコーダからのカラム選択信号によってオン・オフ制御されるリード系のＹスイッチ群と、
それぞれが、対応するライト系のビット線に接続され、第２のセンスアンプ活性化信号によって活性化が制御されるライト系のセンスアンプ群と、
それぞれが、対応する前記ライト系のセンスアンプと、書き込みデータの転送経路をなすライトバスとの間に接続され、ライト系のカラムデコーダからのカラム選択信号によってオン・オフ制御されるライト系のＹスイッチ群と、
を備えている、ことを特徴とする請求項８記載の半導体記憶装置。 - 前記リード系のカラムデコーダと前記ライト系のカラムデコーダとが、それぞれ、複数の前記サブアレイに対して共通に設けられている、ことを特徴とする請求項１３記載の半導体記憶装置。
- 前記リード系のＹスイッチが、前記リード系のカラムデコーダからのカラム選択信号によって活性化が制御され、前記リード系のビット線を入力し出力がリードバスに接続されている増幅回路よりなり、
リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、リード系の選択ワード線とライト系の選択ワード線が活性化されたとき、前記第２のセンスアンプ活性化信号を活性状態とし、前記第１のセンスアンプ活性化信号は非活性状態のままとし、
つづいて、前記リード系のカラムデコーダとライト系のカラムデコーダからのカラム選択信号により、前記リード系のＹスイッチと前記ライト系のＹスイッチをオンする、ことを特徴とする請求項１３記載の半導体記憶装置。 - リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、リード系の選択ワード線とライト系の選択ワード線が活性化されたとき、前記ワード線の立ち上がり遷移と同時又は前記遷移に引き続くタイミングで、前記ライト系のカラム選択信号を活性状態として対応するライト系のＹスイッチをオンし、つづいて、前記第２のセンスアンプ活性化信号を活性状態として前記ライト系のセンスアンプを活性化させ、
さらに、前記第１のセンスアンプ活性化信号を活性状態として前記リード系のセンスアンプを活性化させ、つづいて、前記リード系のカラム選択信号を活性状態として対応するリード系のＹスイッチをオンし、
ライト系ポートのアドレスで選択されたメモリセルにデータを書き込んだのち、リード系ポートのアドレスで選択されたメモリセルからデータを読み出す、ことを特徴とする請求項１３記載の半導体記憶装置。 - 同一のメモリセルに接続されるリード系のビット線とライト系のビット線の間にスイッチを備え、
リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合に、前記アドレスに対応するリード系のビット線とライト系のビット線間に設けられた前記スイッチがオン状態とされ、
前記ライトバスから、前記ライト系のＹスイッチ、前記ライト系のセンスアンプを介して前記ライト系のビット線に出力されるデータが、オン状態の前記スイッチを介して、前記リード系のビット線に伝達されて、前記リード系のセンスアンプに入力される、ことを特徴とする請求項１３記載の半導体記憶装置。 - リード系ポートの前記リードバスに並設してリード系ポート側の専用ライトバスを有し、
前記リードバスと、前記リード系のＹスイッチを介して接続される前記リード系のセンスアンプのそれぞれに対して、前記リード系のセンスアンプと前記リード系ポート側の専用ライトバス間に接続され、前記ライト系のカラムデコーダからのカラム選択信号でオン・オフ制御されるライト系の第２のＹスイッチを備え、
リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合に、前記第２のセンスアンプ活性化信号を非活性状態として前記ライト系のセンスアンプを非活性とし、前記リード系ポート側の専用ライトバス、前記ライト系の第２のＹスイッチ、前記リード系のセンスアンプを介して、選択セルへデータを書き込み、
前記リード系のセンスアンプ、前記リード系のＹスイッチ、前記リードバスを介して、データの読み出しが行われる、ことを特徴とする請求項１３記載の半導体記憶装置。 - ライト系ポートの前記ライトバスに並設してライト系ポート側の専用リードバスを有し、
前記ライト系のＹスイッチが接続される前記ライト系のセンスアンプのそれぞれに対して、前記ライト系のセンスアンプと前記ライト系ポート側の専用リードバス間に接続され、前記リード系のカラムデコーダからのカラム選択信号でオン・オフされるリード系の第２のＹスイッチ群を備え、
リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、前記第１のセンスアンプ活性化信号を非活性状態として前記リード系のセンスアンプを非活性とし、
ライト系ポートの前記ライトバス、前記ライト系のＹスイッチ、前記ライト系のセンスアンプを介してデータを書き込み、
前記ライト系のセンスアンプ、前記リード系の第２のＹスイッチ、前記専用リードバスを介して、データの読み出しが行われる、ことを特徴とする請求項１３記載の半導体記憶装置。 - １つのクロックの立ち上がりと立ち下がりのエッジを用いて１クロックサイクルあたり２つのデータ要素をデータ入力端子／データ出力端子からそれぞれ入力し／出力し、シリアルに入力された複数のデータ要素をパラレルな複数のデータ要素に変換し、前記ライトバスに供給する直列並列変換回路と、
前記リードバスに読み出されたパラレルな複数のデータ要素をクロック同期してシリアルな複数のデータ要素に変換する並列直列変換回路と、
を備えている、ことを特徴とする請求項４記載の半導体記憶装置。 - 前記サブアレイが、データの書き込みと読み出し用に１つのポートを有する、ことを特徴とする請求項２記載の半導体記憶装置。
- 前記キャッシュメモリを、前記サブアレイ単位に備え、
前記キャッシュメモリにデータを書き込んだアドレスに関するタグアドレス情報を保持するタグ記憶部を、前記サブアレイ単位に備えている、ことを特徴とする請求項２１記載の半導体記憶装置。 - リードが定期的に行われる仕様とされている、ことを特徴とする請求項８又は２１記載の半導体記憶装置。
- リードとライトが交互に行われるＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ） ＳＲＡＭ（スタティックランダムアクセスメモリ）にインタフェース互換とされている、ことを特徴とする請求項８又は２１記載の半導体記憶装置。
- メモリセルがＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されているメモリセルアレイと、
ＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）仕様のインタフェースと、
キャッシュメモリと、
前記キャッシュメモリをアクセスしているときに、前記メモリセルに対してリフレッシュを行うように制御する手段と、
を備えている、ことを特徴とする半導体記憶装置。 - 定期的にリードが行われる仕様の半導体記憶装置において、
それぞれがリフレッシュが必要とされるメモリセルを含む複数のセルアレイと、
キャッシュメモリと、
外部アドレス信号で指定された所定のセルアレイの前記メモリセルに対してリード要求があったとき、前記リード要求のあったメモリセルに格納されているデータが前記キャッシュメモリに格納されているとき、前記キャッシュメモリから前記データを読み出し、前記所定のメモリセルアレイに対して生成されたリフレッシュアドレスに対応したリフレッシュを行うように制御する手段を備えている、ことを特徴とする半導体記憶装置。 - それぞれが、複数のダイナミック型のメモリセルを有する複数のサブアレイに対して、少なくとも１つのキャッシュメモリを設け、
前記サブアレイへのリードアクセス時、リードアドレスに基づき、前記サブアレイから読み出されるデータが前記キャッシュメモリにあるか否か判定するステップと、
前記判定の結果、前記サブアレイから読み出されるデータが前記キャッシュメモリ内にある場合には、前記キャッシュメモリからデータを読み出すステップと、
前記キャッシュメモリからの前記データの読み出しと並行して、前記サブアレイのリフレッシュを行うステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - ライトアクセス時、前記サブアレイへのデータの書き込みと、前記サブアレイへ書き込むデータと同一データの前記キャッシュメモリへの書き込みとを並行して行うステップを含む、ことを特徴とする請求項２７記載の半導体記憶装置の制御方法。
- 前記サブアレイが、リード系とライト系の２つのポートを有し、
前記サブアレイのリード系ポートからのリードアドレスで選択されるメモリセルのリード動作と、前記サブアレイのライト系ポートからのライトアドレスで選択されるメモリセルへのライト動作とを並行して行うように制御するステップを含む、ことを特徴とする請求項２７記載の半導体記憶装置の制御方法。 - データ入力端子からの１つのデータ要素の入力と、データ出力端子からの１つのデータ要素の出力とが、それぞれ、同期用のクロック信号の１サイクルの所定倍（ただし、倍数として、分数を含む）の期間を単位に行われ、
前記単位の複数倍の期間にわたって、前記サブアレイの選択ワード線を活性化し、前記サブアレイの選択されたメモリセルへのデータの書き込み、及び、前記サブアレイの選択されたメモリセルからのデータの読み出しを行うように制御するステップを含む、ことを特徴とする請求項２７記載の半導体記憶装置の制御方法。 - リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、ライト系ポートからの書き込みと、リード系ポートからの読み出しのタイミングをずらすステップを含み、
ライト系ポートからのメモリセルへの書き込みと、前記メモリセルに接続するリード系ポートのセンスアンプによるデータリストアとの衝突を回避する、ことを特徴とする請求項２７記載の半導体記憶装置の制御方法。 - リード系ポートのアドレス選択とライト系ポートのアドレス選択において、ロウアドレスが互いに一致している場合、ライト系ポートからの書き込みを優先して行い、ライト系ポートからの書き込みデータを、リード系ポートから読み出すように制御するステップを含む、ことを特徴とする請求項２７記載の半導体記憶装置の制御方法。
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