JP2004103209A - 動作電圧を選択的に供給し、一時的に供給を中断する同期式ｄｒａｍのビットラインセンスアンプ駆動制御回路及び方法 - Google Patents
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Abstract
【課題】データの１次増幅に必要な時間を短縮させて、短いクロック周期においても有効なデータを出力できる同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供する。
【解決手段】ビットラインセンスアンプの動作電圧を選択的に供給し、一時的に中断する。より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。ビットラインセンスアンプ駆動制御回路または方法はロウアドレス選択信号に応答して、第１及び第２ビットラインセンスアンプに動作電圧を供給し、第１カラムブロックのカラムアドレスを選択するカラム選択信号に応答して第２ビットラインセンスアンプに対する動作電圧供給を一時中断する。
【選択図】 図３
【解決手段】ビットラインセンスアンプの動作電圧を選択的に供給し、一時的に中断する。より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。ビットラインセンスアンプ駆動制御回路または方法はロウアドレス選択信号に応答して、第１及び第２ビットラインセンスアンプに動作電圧を供給し、第１カラムブロックのカラムアドレスを選択するカラム選択信号に応答して第２ビットラインセンスアンプに対する動作電圧供給を一時中断する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は同期式ＤＲＡＭに係り、特に、同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法に関する。
【０００２】
【従来の技術】
【特許文献１】
アメリカ特許第５１３０５８０号
【０００３】
同期式ＤＲＡＭであるクロックＤＲＡＭは集積回路メモリ装置に広く使われる。同期式ＤＲＡＭの一般的なデータアクセス方法によれば、ロウアドレスとカラムアドレスとがメモリセルアレイに時間差をおいて連続的に入力されて、前記メモリセルアレイからデータが読出されるか前記メモリセルアレイに前記データが書込まれる。この時、ロウアドレスの十分な認識のために、ロウアドレスが入力されて一定時間が経過した後にカラムアドレスが入力される時、有効なデータが出力される。
【０００４】
同期式ＤＲＡＭはクロックに同期して動作するので、前記クロックサイクルによりロウアドレスまたはカラムアドレスの入力時点が決定される。短いクロックサイクルは前記同期式ＤＲＡＭの動作速度を増加させ得るが、前記ロウアドレスが入力された後カラムアドレスが入力されるまでの時間が短くなってロウアドレスを十分に認識できないおそれがある。
【０００５】
従来のビットラインセンスアンプ駆動制御回路の一例が特許文献１に開示されている。この特許文献１と類似した構成を有する従来技術によるビットラインセンスアンプ駆動制御回路の動作を図１及び図２を参照して説明すれば次の通りである。
図１は、従来の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の一例を示す回路図である。
図１を参照すれば、従来のビットラインセンスアンプ駆動制御回路はビットラインセンスアンプ制御回路１０とビットラインセンスアンプ駆動回路２０とを備える。
【０００６】
前記ビットラインセンスアンプ制御回路１０は、第１制御回路１１と第２制御回路１２とを備える。
前記第１制御回路１１は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図示せず）に第１動作電圧を供給するためのＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
前記第２制御回路１２は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図示せず）に第２動作電圧を供給するためのＰセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【０００７】
前記第１制御回路１１は、ＮＡＮＤゲート１３とインバータ１４とを備える。
前記ＮＡＮＤゲート１３は、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウアドレス入力によるロウブロック情報信号ＲＡとを論理演算して所定の制御信号ＣＴＬを出力する。
前記インバータ１４は、前記制御信号ＣＴＬを反転させて前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
【０００８】
前記第２制御回路１２は、第１インバータ１５と第２インバータ１６とを備える。
前記第１インバータ１５は、前記制御信号ＣＴＬを反転させ、前記第２インバータ１６は前記第１インバータ１５の出力信号をさらに反転させて前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【０００９】
前記ビットラインセンスアンプ駆動回路２０は複数のメモリセルアレイ３０のカラム方向に配置される。
前記ビットラインセンスアンプ駆動回路２０はＰセンスアンプ駆動回路２１とＮセンスアンプ駆動回路２２とを備える。
前記Ｐセンスアンプ駆動回路２１は、ビットラインセンスアンプのＰＭＯＳトランジスタに第２動作電圧を供給する回路である。前記Ｎセンスアンプ駆動回路２２は、ビットラインセンスアンプのＮＭＯＳトランジスタに第１動作電圧を供給する回路である。
【００１０】
前記Ｐセンスアンプ駆動回路２１は複数のＰＭＯＳトランジスタ２３を含み、前記Ｎセンスアンプ駆動回路２２は、複数のＮＭＯＳトランジスタ２４を含む。前記複数のＰＭＯＳトランジスタ２３の各々はローカルアレイライン（以下、ＬＡラインと称する）にドレインが連結され、内部電圧ＶＣＣにソースが連結される。また、前記複数のＰＭＯＳトランジスタ２３の各々のゲートには前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬが入力される。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬにより前記複数のＰＭＯＳトランジスタ２３がターンオンされることにより、前記ＬＡラインは内部電圧ＶＣＣレベルに転換する。
【００１１】
前記複数のＮＭＯＳトランジスタ２４の各々はローカルアレイバーライン（以下、ＬＡＢラインと称する）にドレインが連結され、グラウンドにソースが連結される。また、前記複数のＮＭＯＳトランジスタ２４の各々のゲートには前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬが入力される。
前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬにより前記複数のＮＭＯＳトランジスタ２４がターンオンされることにより、前記ＬＡＢラインはグラウンド電圧レベルに転換する。
【００１２】
前記の如く構成された従来のビットラインセンスアンプ駆動制御回路の動作を図２のタイミングチャートを参照して説明すれば、次の通りである。
【００１３】
図２は、図１に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
図２において、まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力される。
前記ロウアドレスが入力されれば、ロウブロック情報信号ＲＡがイネーブルされ、該当ワードラインＷＬが活性化される。
【００１４】
前記ワードラインＷＬが活性化されれば、前記ワードラインＷＬに連結された前記メモリセルアレイ３０のセルトランジスタがターンオンされ、セルキャパシタに保存されたデータがビットラインに伝達される。この時、前記セルキャパシタは前記ビットラインと電荷を分け合うために、前記データが受信される前の前記ビットラインの前記初期電圧（基準電圧）レベルはデータ電圧に若干充電される。
【００１５】
ビットラインセンスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされることにより、前記Ｐセンスアンプ及び前記Ｎセンスアンプ制御信号ＰＳＡ＿ＣＴＬ、ＮＳＡ＿ＣＴＬがイネーブルされて、前記ＰＭＯＳ及び前記ＮＭＯＳトランジスタ２３、２４をターンオンさせる。
前記ＰＭＯＳ及び前記ＮＭＯＳトランジスタ２３、２４がターンオンされることにより、ビットラインセンスアンプに第１及び第２動作電圧が供給され、前記ビットラインの前記データ電圧はビットラインセンスアンプにより１次で増幅される。
【００１６】
この後、読出し制御命令ＲＥＡＤとカラムアドレスとが入力されれば、カラム選択信号ＣＳＬが発生され、前記ビットラインの前記データ電圧はカラムパスを通過する間に２次で増幅され、増幅されたデータがデータ信号として出力される。このように、カラム選択信号ＣＳＬがイネーブルされる時、前記活性化されたワードラインの特定カラムアドレスを有するデータバスのゲートトランジスタがターンオンされ、前記１次で増幅されたデータが前記データバスに伝達される。前記ロウアドレスが入力され、前記カラムアドレスが入力される前に、前記１次データ増幅は有効データを取ってくるために有効レベルまで十分に実行される必要がある。
【００１７】
図２を参照すれば、前記ビットラインＢＬ、／ＢＬの前記１次データ増幅があまり速く、すなわち無効期間で終る時、前記データは無効になる。前記ビットラインＢＬ、／ＢＬの前記１次データ増幅が十分な時間の間、すなわち有効期間まで行われる時、前記データは有効である。言い変えれば、前記有効期間でカラムアドレスが入力される時のみ、有効なデータが出力され得る。
【００１８】
しかし、最近システムの性能を強化させるためにより高い周波数で動作する半導体メモリ装置に対する要求に伴って、同期式半導体メモリ装置のクロックサイクルはより短くなる。したがって、ロウアドレスの入力後カラムアドレスが入力されるまで許容された時間がより短くなる。したがって、図２に示されたように、カラム選択信号ＣＳＬが無効期間で発生されて十分な持続期間の間１次データ増幅がなされていないまま前記カラムアドレスが入力され、その結果無効データが出力されるようになる。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、データの１次増幅に必要な時間を短縮させて、短いクロック周期においても有効なデータを出力できる同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記技術的課題を達成するために本発明の一形態は、動作電圧を選択的に供給し、一時的に供給を中断する同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供する。本発明の幾つかの形態において同期式ＤＲＡＭは、カラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイと、前記メモリセルアレイの前記第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ、及び前記メモリセルアレイの前記第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプとを含む。ビットラインセンスアンプ駆動制御回路または方法は、ロウアドレス選択信号に応答して、前記第１及び第２ビットラインセンスアンプに動作電圧を供給し、前記第１カラムブロックのカラムアドレスを選択するカラム選択信号に応答して前記第２ビットラインセンスアンプに対する動作電圧供給を一時中断する。他の形態においてこれらビットラインセンスアンプ駆動制御回路または方法は、前記第２ビットラインセンスアンプに対する動作電圧供給の一時中断から所定時間の経過後、前記第２ビットラインセンスアンプに前記動作電圧をさらに供給するように追加で構成される。
【００２１】
他の形態において、前記第１及び第２ビットラインセンスアンプの前記動作電圧は前記ロウアドレス選択信号に応答して増加され、前記第２ビットラインセンスアンプの前記動作電圧は前記第１カラムブロックのカラムアドレスを選択する前記カラム選択信号に応答して減少される。したがって、本発明の幾つかの形態は、より短いクロックサイクルに有効なデータを出力できる、初期のデータ電圧増幅時間を減少させ、同期式ＤＲＡＭがより高い周波数で動作できるビットラインセンスアンプ駆動制御回路及び方法を提供する。
【００２２】
本発明の幾つかの形態によれば、カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路が提供される。前記ビットラインセンスアンプ駆動制御回路は、メイン制御回路、複数のサブ制御回路、メイン駆動回路及び複数のサブ駆動回路を含む。前記メイン制御回路は、ビットラインセンスアンプセンシングスタート信号と所定のロウブロック情報信号とに応答して前記ビットラインセンスアンプのセンシング動作を制御するメイン制御信号を出力する。前記サブ制御回路は複数のカラムブロック情報信号とセンシング保障遅延信号とに応答して複数のサブ制御信号を出力する。前記メイン駆動回路は前記メイン制御信号により制御されて前記ビットラインセンスアンプを駆動し、前記サブ駆動回路は前記サブ駆動制御信号により制御されて前記ビットラインセンスアンプを駆動する。
【００２３】
本発明の他の形態によれば、カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法が提供される。前記方法は、（ａ）ロウアドレスを受信し、センシング保障遅延信号をイネーブルする段階と、（ｂ）前記受信されるロウアドレスによりワードラインを活性化させ、ビットラインセンスアンプセンシングスタート信号をイネーブルする段階と、（ｃ）全カラムブロックのメイン駆動回路と複数のサブ駆動回路とをターンオンさせて前記全てのカラムブロックの前記ビットラインセンスアンプに動作電圧を供給する段階と、（ｄ）カラムアドレスが受信されれば、前記カラムアドレスにより選ばれていないカラムブロックのサブ駆動回路をターンオフさせ、前記選ばれていないカラムブロックの前記ビットラインセンスアンプに前記動作電圧の供給を一時中断させる段階と、（ｅ）所定時間後、（ｄ）段階においてターンオフされた前記選ばれていないカラムブロックの前記サブ駆動回路をターンオンさせる段階とを含む。
【００２４】
本発明の他の形態は、カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法を提供する。前記方法は、（ａ）ロウアドレスを受信し、センシング保障遅延信号をイネーブルする段階と、（ｂ）前記受信されるロウアドレスによりワードラインを活性化させ、ビットラインセンスアンプセンシングスタート信号をイネーブルする段階と、（ｃ）メイン駆動回路をターンオンさせて全カラムブロックの前記ビットラインセンスアンプに動作電圧を供給する段階と、（ｄ）カラムアドレスが受信されれば、選ばれていないカラムブロックのサブ駆動回路がオフ状態で維持される間、前記カラムアドレスにより選択されるカラムブロックのサブ駆動回路をターンオンさせて前記選ばれたカラムブロックの前記ビットラインセンスアンプに前記動作電圧を供給する段階とを含む。
【００２５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成できる目的を十分に理解するためには本発明の望ましい実施の形態を例示の添付図面及び図面に記載された内容とともに参照しなければならない。
以下、添付した図面に基づき本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２６】
図３は、本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図３の如く、本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、ビットラインセンスアンプ制御回路１０１と、ビットラインセンスアンプ駆動回路１０２とを備える。
前記ビットラインセンスアンプ制御回路１０１は、Ｎセンスアンプ制御回路１１０とＰセンスアンプ制御回路２１０とを備える
【００２７】
前記Ｎセンスアンプ制御回路１１０は複数の制御信号を出力し、前記Ｐセンスアンプ制御回路２１０はＰセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
前記Ｎセンスアンプ制御回路１１０から出力される複数の制御信号はビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２参照）に動作電圧を供給するための制御信号である。
前記複数の制御信号は、主制御信号ＮＣＴＬ＿Ｍ、第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を含む。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬは、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１参照）に動作電圧を供給するための制御信号である。
【００２８】
前記Ｎセンスアンプ制御回路１１０は、メイン制御回路１２０とサブ制御回路１３０とを備える。
前記メイン制御回路１２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとに応答して前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記メイン制御回路１２０は、ＮＡＮＤゲート１２１とインバータ１２２とを備える。前記ＮＡＮＤゲート１２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとに応答して第１制御信号ＣＴＬ１を出力する。前記インバータ１２２は、前記第１制御信号ＣＴＬ１を反転させて前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記サブ制御回路１３０は、第１サブ制御回路１４０と第２サブ制御回路１５０とを備える。
前記第１サブ制御回路１４０は、第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とに応答して前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。
前記第２サブ制御回路１５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号／ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とに応答して前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。
【００２９】
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２は、カラムアドレス入力により発生される信号である。メモリセルアレイはカラムアドレスにより複数のカラムブロックに分かれるが、その一例をより詳細に説明すれば、次の表のようである。
【表１】
【００３０】
前記表１のように、メモリセルアレイはカラムアドレスのビット２により第１カラムブロックと第２カラムブロックに分かれることができる。
前記表１においては、前記ビット２が“１”であるカラムの場合、第１カラムブロックに属するようになり、前記ビット２が“０”であるカラムの場合、第２カラムブロックに属するようになる。
カラムアドレスが“１００”である場合、ビット２が“１”であるので第１カラムブロック情報信号ＣＡ１がイネーブルされ、カラムアドレスが“００１”である場合、ビット２が“０”であるので第２カラムブロック情報信号ＣＡ２がイネーブルされる。
【００３１】
前記センシング保障遅延信号ＰＳＤＤは、ビットラインセンスアンプのセンシング動作を保障するための最小限の時間遅延ｒＲＡＳを提供するための信号である。前記センシング保障遅延信号ＰＳＤＤのイネーブル区間はビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される過渡期状態である。
したがって、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間は、データが出力されるカラムブロックに配置されたビットラインセンスアンプの動作電圧が強化される必要がある。
【００３２】
前記第１サブ制御回路１４０は、第１論理回路１６０と第２論理回路１７０とを備える。前記第１論理回路１６０は前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとに応答して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路１６０は、複数のインバータ１６１、１６２、１６３、１６５と、ＮＡＮＤゲート１６４及びＮＯＲゲート１６６とを含む。
前記インバータ１６１、１６２、１６３は、オートパルスを発生させるために使われるものであって、前記インバータ１６１の出力端に前記インバータ１６２が連結され、前記インバータ１６２の出力端に前記インバータ１６３が連結される。
前記インバータ１６１には、前記第１カラムブロック情報信号ＣＡ１が入力される。前記ＮＡＮＤゲート１６４は、前記第１カラムブロック情報信号ＣＡ１と前記インバータ１６３の出力信号とに応答する。
前記インバータ１６５は、前記センシング保障遅延信号ＰＳＤＤを反転させる。
前記ＮＯＲゲート１６６は、前記インバータ１６５の出力信号と前記ＮＡＮＤゲート１６４の出力信号とに応答して前記第２制御信号ＣＴＬ２を出力する。
前記第２論理回路１７０は、前記第２制御信号ＣＴＬ２と前記第１制御信号ＣＴＬ１とに応答して前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。前記第２論理回路１７０は好ましくはＮＯＲゲートで具現される。
【００３３】
前記第２サブ制御回路１５０は、第１論理回路１８０と第２論理回路１９０とを備える。前記第１論理回路１８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤとに応答して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路１８０は、複数のインバータ１８１、１８２、１８３と、ＮＡＮＤゲート１８４及びＮＯＲゲート１８５とを含む。
前記インバータ１８１、１８２、１８３は、前記インバータ１６１、１６２、１６３と同じくオートパルスを発生させるために使われるものである。前記インバータ１８１の出力端に前記インバータ１８２が連結され、前記インバータ１８２の出力端に前記インバータ１８３が連結される。
前記インバータ１８１、１８２、１８３には前記第２カラムブロック情報信号ＣＡ２が入力される。前記ＮＡＮＤゲート１８４は、前記第２カラムブロック情報信号ＣＡ２と前記インバータ１８３の出力信号とに応答する。
前記ＮＯＲゲート１８５は、前記インバータ１６５の出力信号と前記ＮＡＮＤゲート１８４の出力信号とに応答して前記第３制御信号ＣＴＬ３を出力する。
前記第２論理回路１９０は、前記第３制御信号ＣＴＬ３と前記第１制御信号ＣＴＬ１とを論理演算して前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。前記第２論理回路１９０は、好ましくはＮＯＲゲートで具現される。
【００３４】
また、前記Ｐセンスアンプ制御回路２１０は、インバータ２１１、２１２で具現される。前記インバータ２１１、２１２は、前記第１制御信号ＣＴＬ１を反転して前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【００３５】
次に、前記ビットラインセンスアンプ駆動回路１０２は、メモリセルアレイ１０３のカラム方向に配置される。
前記ビットラインセンスアンプ駆動回路１０２は、Ｐセンスアンプ駆動回路２２０とＮセンスアンプ駆動回路３２０とを備える。
前記Ｐセンスアンプ駆動回路２２０は、ビットラインセンスアンプのＰＭＯＳトランジスタに動作電圧を供給する回路である。前記Ｎセンスアンプ駆動回路３２０は、ビットラインセンスアンプのＮＭＯＳトランジスタに動作電圧を供給する回路である。
【００３６】
前記Ｐセンスアンプ駆動回路２２０は、複数のＰＭＯＳトランジスタ２２１を含む。
前記複数のＰＭＯＳトランジスタ２２１の各々は、ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ２２１の各々のゲートには前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬが入力される。
前記複数のＰＭＯＳトランジスタ２２１の各々は、前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬによりターンオンまたはターンオフされる。
前記ＬＡラインは、前記ＰＭＯＳトランジスタ２２１がターンオンされることにより、第１動作電圧ＶＣＣと同じ電圧レベルに転換される。本実施の形態において第１動作電圧は内部電圧ＶＣＣである。前記ＬＡラインは前記第１及び第２カラムブロックの各々に別途に形成される。
【００３７】
前記Ｎセンスアンプ駆動回路３２０は、メイン駆動回路３３０とサブ駆動回路３４０とを含む。前記メイン駆動回路３３０は、メモリセルアレイの前記第１及び第２カラムブロックの全体に接して配置される。前記メイン駆動回路３３０は複数のＮＭＯＳトランジスタ３３１を含む。
前記複数のＮＭＯＳトランジスタ３３１の各々は、ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ３３１の各々のゲートには前記主制御信号ＮＣＴＬ＿Ｍが入力される。
前記複数のＮＭＯＳトランジスタ３３１の各々は、前記主制御信号ＮＣＴＬ＿Ｍによりターンオンまたはターンオフされる。
前記ＬＡＢラインは、前記ＮＭＯＳトランジスタ３３１がターンオンされることにより、第２動作電圧と同じ電圧レベルに転換される。本実施の形態において第２動作電圧はグラウンド電圧である。前記ＬＡＢラインは前記第１及び第２カラムブロックの各々に別途に形成される。
【００３８】
前記サブ駆動回路３４０は、第１サブ駆動回路３５０と第２サブ駆動回路３６０とを含む。前記第１サブ駆動回路３５０は前記第１カラムブロックに接して配置され、前記第２サブ駆動回路３６０は前記第２カラムブロックに接して配置される。
結局、前記第１カラムブロック内のビットラインセンスアンプは、前記メイン駆動回路３３０及び前記第１サブ駆動回路３５０により動作電圧が供給される。
また、前記第２カラムブロック内のビットラインセンスアンプは、前記メイン駆動回路３３０及び前記第２サブ駆動回路３６０により動作電圧が供給される。
【００３９】
前記第１サブ駆動回路３５０は複数のＮＭＯＳトランジスタ３５１を含む。
前記複数のＮＭＯＳトランジスタ３５１の各々は、前記ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ３５１の各々のゲートには前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１が入力される。
前記複数のＮＭＯＳトランジスタ３５１の各々は、前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１によりターンオンまたはターンオフ制御される。
前記第２サブ駆動回路３６０は、複数のＮＭＯＳトランジスタ３６１を含む。
前記複数のＮＭＯＳトランジスタ３６１の各々は、前記ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ３６１の各々のゲートには前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２が入力される。
前記複数のＮＭＯＳトランジスタ３６１の各々は、前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２によりターンオンまたはターンオフ制御される。
【００４０】
図４は、図３に示されたビットラインセンスアンプ駆動制御回路において“Ａ”部分を詳細に表した拡大図である。
図４の如く、前記ＬＡラインと前記ＬＡＢラインの間には複数のビットラインセンスアンプ４０が配置される。前記ＬＡラインには前記ビットラインセンスアンプ４０のＰＭＯＳトランジスタ４１のソース端子が連結される。
前記ＰＭＯＳトランジスタ４１は前記ＬＡラインの第１動作電圧ＶＣＣにより動作される。
前記ＬＡＢラインには前記ビットラインセンスアンプ４０のＮＭＯＳトランジスタ４２のドレイン端子が連結される。前記ＮＭＯＳトランジスタ４２は前記ＬＡＢラインの第２動作電圧により動作される。
【００４１】
次に、図３ないし図５を参照して本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
図５は、図３に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【００４２】
図５において、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力される。
前記ロウアドレスが入力されればセンシング保障遅延信号ＰＳＤＤ及びロウブロック情報信号ＲＡがイネーブルされ、該当ワードラインＷＬが活性化される。
【００４３】
前記ワードラインＷＬが活性化されれば、前記ワードラインＷＬに連結されたゲートがターンオンされてセルキャパシタに保存されたデータがビットラインに移動する。
前記データの電圧は、前記セルキャパシタとビットラインとのチャージシェアリングにより基準電圧と微細な差を有する。
【００４４】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされることにより、前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬと、前記主制御信号ＮＣＴＬ＿Ｍと、前記第１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ１、ＮＣＴＬ＿ＣＡ２もイネーブルされる。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬがイネーブルされることにより、前記Ｐセンスアンプ駆動回路２２０のＰＭＯＳトランジスタ２２１がターンオンされる。前記ＰＭＯＳトランジスタ２２１がターンオンされることにより、前記ＬＡラインは前記第１動作電圧ＶＣＣと同じ電圧レベルに転換される。前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプ４０のＰＭＯＳトランジスタ４１に入力される。
前記主制御信号ＮＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路３３０のＮＭＯＳトランジスタ３３１がターンオンされる。また、前記第１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ１、ＮＣＴＬ＿ＣＡ２がイネーブルされることにより、前記第１及び第２サブ駆動回路３５０、３６０のＮＭＯＳトランジスタ３５１、３６１もターンオンされる。
前記ＮＭＯＳトランジスタ３３１、３５１、３６１がターンオンされることにより、前記第１及び第２カラムブロックの前記ＬＡＢラインは前記第２動作電圧と同じ電圧レベルに転換される。前記第２動作電圧は前記ビットラインセンスアンプ４０のＮＭＯＳトランジスタ４２に入力される。
前記ビットラインに現れた微細な電圧差は前記ビットラインセンスアンプにより１次増幅される。
【００４５】
この後、前記クロック信号ＣＬＫに同期して読出し制御命令ＲＥＡＤが入力されればカラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１または第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図５では第１カラムブロックが選ばれた場合について説明する。
【００４６】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１論理回路１６０により第２制御信号ＣＴＬ２がイネーブルされる。前記第２制御信号ＣＴＬ２はオートパルスであって、選ばれた第１カラムブロックからデータが出力される時間中イネーブルされる。
【００４７】
前記第２制御信号ＣＴＬ２がイネーブルされる間、前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２はディセーブルされる。
前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２がディセーブルされることにより、前記ＮＭＯＳトランジスタ３６１がターンオフされるために、前記第２カラムブロックの前記ＬＡＢラインへの第２動作電圧供給が部分的に中断される。
【００４８】
また、前記メイン駆動回路３３０及び前記第１サブ駆動回路３５０により前記第１カラムブロックのＬＡＢラインに前記第２動作電圧が供給される。
前記第２動作電圧は、データが出力される前記第１カラムブロック内の前記ビットラインセンスアンプ４０に供給される。
また、データが出力されない前記第２カラムブロック内の前記ビットラインセンスアンプ４０は、前記メイン駆動回路３３０によりのみ前記第２動作電圧が供給される。
【００４９】
したがって、前記第１カラムブロックでデータが出力される間、前記第１カラムブロック内の前記ビットラインセンスアンプ４０に供給される動作電圧が強化されることにより、データの１次増幅時間を短縮させることができる。
また、前記第１カラムブロック内の前記ビットラインセンスアンプ４０に供給される動作電圧が強化されるので、ノイズの影響も減少する。
図５に示されたように、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間が短縮されるので、カラム選択信号ＣＳＬが発生される時に有効なデータが出力される。
【００５０】
この後、前記第１カラムブロックでデータの出力が完了されれば、前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２はまたイネーブルされる。よって、前記第２サブ駆動回路３６０の前記ＮＭＯＳトランジスタ３６１がまたターンオンされて、前記第２カラムブロックのビットラインセンスアンプ４０に第２動作電圧を供給する。
【００５１】
ターンオフ状態の前記ＮＭＯＳトランジスタ３６１をさらにターンオンさせる理由は、前記第２カラムブロックのメモリセルに保存されたデータも所定の１次増幅を行なうことで、次のカラムアドレスにより前記第２カラムブロックが選択される場合、有効なデータを出力させるためである。
【００５２】
図５においては、前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
前記追加の制御命令ＲＥＡＤが入力される場合、前記制御命令ＲＥＡＤの入力の度に、前記第２または第３制御信号ＣＴＬ２またはＣＴＬ３、すなわち、オートパルスがイネーブルされる。
前記オートパルスがイネーブルされる間、選ばれていないカラムブロックの制御信号ＮＣＴＬ＿ＣＡ２またはＮＣＴＬ＿ＣＡ１がディセーブルされて該当カラムブロックに配置された前記サブ駆動回路３５０または３６０がターンオフされる動作が繰り返される。
【００５３】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全てのカラムブロックの前記制御信号ＮＣＴＬ＿ＣＡ２、ＮＣＴＬ＿ＣＡ１がイネーブルされて、全てのカラムブロックの前記サブ駆動回路３５０、３６０がターンオンされる。
この状態で、追加の読出し制御命令が入力されれば、前記サブ駆動回路３５０、３６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【００５４】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば、追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば、追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了されるまで全てのカラムブロックのサブ駆動回路がターンオン状態を維持する。
【００５５】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間、前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後、追加の読出し制御命令ＲＥＡＤが入力される時、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、全てのカラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【００５６】
図６は、本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図６の如く、本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、ビットラインセンスアンプ制御回路４０１とビットラインセンスアンプ駆動回路４０２とを備える。
前記ビットラインセンスアンプ制御回路４０１は、Ｐセンスアンプ制御回路５１０とＮセンスアンプ制御回路６１０とを備える。
前記Ｐセンスアンプ制御回路５１０は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１参照）に動作電圧を供給するための複数の制御信号を出力し、前記Ｎセンスアンプ制御回路６１０は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２参照）に動作電圧を供給するためのＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
前記複数の制御信号は、主制御信号ＰＣＴＬ＿Ｍ、第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を含む。
【００５７】
前記Ｐセンスアンプ制御回路５１０は、メイン制御回路５２０とサブ制御回路５３０とを備える。
前記メイン制御回路５２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとを論理演算して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記メイン制御回路５２０は、ＮＡＮＤゲート５２１とインバータ５２２、５２３とを備える。前記ＮＡＮＤゲート５２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとを論理演算して第１制御信号ＣＴＬ１を出力する。前記インバータ５２２、５２３は、前記第１制御信号ＣＴＬ１を反転して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記サブ制御回路５３０は、第１サブ制御回路５４０と第２サブ制御回路５５０とを備える。前記第１サブ制御回路５４０は、第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１を論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
前記第２サブ制御回路５５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１を論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１を出力する。
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２と前記センシング保障遅延信号ＰＳＤＤの具体的な説明は前記第１実施の形態で説明したものと同一なので省略する。
【００５８】
前記第１サブ制御回路５４０は、第１論理回路５６０と第２論理回路５７０とを備える。前記第１論理回路５６０は、前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとを論理演算して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路５６０の構成及び具体的な動作は、前述した前記第１論理回路１６０と同一なので省略する。
前記第２論理回路５７０は、前記第２制御信号ＣＴＬ２と前記第１制御信号ＣＴＬ１を論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
前記第２論理回路５７０は、好ましくはＮＯＲゲート５７１とインバータ５７２とで具現される。
【００５９】
前記第２サブ制御回路５５０は、第１論理回路５８０と第２論理回路５９０とを備える。前記第１論理回路５８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤを論理演算して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路５８０の構成及び具体的な動作は、前述した前記第１論理回路１８０と同一なので省略する。
前記第２論理回路５９０は、前記第３制御信号ＣＴＬ３と前記第１制御信号ＣＴＬ１とを論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１を出力する。前記第２論理回路５９０は、好ましくはＮＯＲゲート５９１とインバータ５９２とで具現される。
【００６０】
また、前記Ｎセンスアンプ制御回路６１０は、インバータ６１０で具現される。前記インバータ６１０は前記第１制御信号ＣＴＬ１を反転させて前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
【００６１】
次に、前記ビットラインセンスアンプ駆動回路４０２は、複数のメモリセルアレイ１０３のカラム方向に配置される。
前記ビットラインセンスアンプ駆動回路４０２は、Ｎセンスアンプ駆動回路６２０とＰセンスアンプ駆動回路７２０とを備える。
前記Ｎセンスアンプ駆動回路６２０は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に動作電圧を供給する回路である。前記Ｐセンスアンプ駆動回路７２０は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に動作電圧を供給する回路である。
【００６２】
前記Ｎセンスアンプ駆動回路６２０は複数のＮＭＯＳトランジスタ６２１を含む。前記複数のＮＭＯＳトランジスタ６２１の各々は、ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ６２１の各々のゲートには前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬが入力される。
前記複数のＮＭＯＳトランジスタ６２１の各々は、前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬによりターンオンまたはターンオフ制御される。
前記ＬＡＢラインは、前記ＮＭＯＳトランジスタ６２１がターンオンされることにより前記第２動作電圧と同じ電圧レベルに転換される。
【００６３】
前記Ｐセンスアンプ駆動回路７２０は、メイン駆動回路７３０とサブ駆動回路７４０とを含む。前記メイン駆動回路７３０は、メモリセルアレイの全カラムブロックに配置される。前記メイン駆動回路７３０は、複数のＰＭＯＳトランジスタ７３１を含む。
前記複数のＰＭＯＳトランジスタ７３１の各々は、ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ７３１の各々のゲートには前記主制御信号ＰＣＴＬ＿Ｍが入力される。
前記複数のＰＭＯＳトランジスタ７３１の各々は、前記主制御信号ＰＣＴＬ＿Ｍによりターンオンまたはターンオフ制御される。
前記ＬＡラインは、前記ＰＭＯＳトランジスタ７３１がターンオンされることにより第１動作電圧ＶＣＣレベルを有するようになる。前記ＬＡラインは、前記第１及び前記第２カラムブロックの各々に別途に形成される。
【００６４】
前記サブ駆動回路７４０は、第１サブ駆動回路７５０と第２サブ駆動回路７６０とを含む。前記第１サブ駆動回路７５０は前記第１カラムブロックに配置され、前記第２サブ駆動回路７６０は前記第２カラムブロックに配置される。
結局、前記第１カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０及び前記第１サブ駆動回路７５０により動作電圧ＶＣＣが供給される。
また、前記第２カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０及び前記第２サブ駆動回路７６０により動作電圧ＶＣＣが供給される。
【００６５】
前記第１サブ駆動回路７５０は、複数のＰＭＯＳトランジスタ７５１を含む。
前記複数のＰＭＯＳトランジスタ７５１の各々は、前記ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ７５１の各々のゲートには前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１が入力される。
前記複数のＰＭＯＳトランジスタ７５１の各々は、前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１によりターンオンまたはターンオフ制御される。
前記第２サブ駆動回路７６０は複数のＰＭＯＳトランジスタ７６１を含む。
前記複数のＰＭＯＳトランジスタ７６１の各々は、前記ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ７６１の各々のゲートには、前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２が入力される。
前記複数のＰＭＯＳトランジスタ７６１の各々は前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２によりターンオンまたはターンオフ制御される。
【００６６】
前記図６のように構成された本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されればロウアドレスが入力される。
前記ロウアドレスが入力されればセンシング保障遅延信号ＰＳＤＤ及びロウブロック情報信号ＲＡがイネーブルされ、該当ワードラインＷＬが活性化される。
【００６７】
前記ワードラインＷＬが活性化されれば、前記ワードラインＷＬに連結されたゲートがターンオンされてセルキャパシタ（図示せず）に保存されたデータがビットラインに移動する。
前記データの電圧は、前記セルキャパシタとビットラインとのチャージシェアリングを通じて基準電圧と微細な差を持つようになる。
【００６８】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされることにより、前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬと、前記主制御信号ＰＣＴＬ＿Ｍと、前記第１及び前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２もイネーブルされる。
前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬがイネーブルされることにより、前記Ｎセンスアンプ駆動回路６２０のＮＭＯＳトランジスタ６２１がターンオンされる。
前記主制御信号ＰＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路７３０のＰＭＯＳトランジスタ７３１がターンオンされる。また、前記第１及び第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２がイネーブルされることにより、前記第１及び第２サブ駆動回路７５０、７６０のＰＭＯＳトランジスタ７５１、７６１もターンオンされる。
前記ＮＭＯＳトランジスタ６２１がターンオンされることにより、前記ＬＡＢラインは第２動作電圧と同じ電圧レベルに転換され、前記第２動作電圧は前記ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に入力される。
また、前記ＰＭＯＳトランジスタ７３１、７５１、７６１がターンオンされることにより、前記ＬＡラインは第１動作電圧ＶＣＣレベルを有するようになり、前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に入力される。
前記ビットラインに現れた微細な電圧差は前記ビットラインセンスアンプにより１次増幅される。
【００６９】
この後、前記クロック信号ＣＬＫに同期して制御命令ＲＥＡＤが入力されればカラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１、第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図６においては第１カラムブロックが選ばれた場合について説明する。
【００７０】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１論理回路５６０により第２制御信号ＣＴＬ２がイネーブルされる。前記第２制御信号ＣＴＬ２はオートパルスであって、選ばれた第１カラムブロックでデータの出力中にイネーブルされる。
【００７１】
前記第２制御信号ＣＴＬ２がイネーブルされる間、前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２はディセーブルされる。
前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２がディセーブルされることにより、前記ＰＭＯＳトランジスタ７６１がターンオフされるために、前記ＬＡラインへの前記第１動作電圧ＶＣＣの供給が部分的に中断され、前記第１動作電圧ＶＣＣが前記第２カラムブロック内の前記ビットラインセンスアンプに供給されることが部分的に中断される。
【００７２】
データが出力される前記第１カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０及び前記第１サブ駆動回路７５０により第２動作電圧が供給される。
また、データが出力されない前記第２カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０によりのみ第２動作電圧が供給されて、電圧供給が半減される。
【００７３】
したがって、前記第１カラムブロックからデータが出力される間、前記第１カラムブロック内の前記ビットラインセンスアンプに供給される動作電圧が強化されることによりデータの１次増幅時間を短縮させることができる。
また、前記第１カラムブロック内の前記ビットラインセンスアンプに供給される動作電圧が強化されるので、ノイズの影響も減少する。
図５に示されたように、結局、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間が短縮されるので、カラム選択信号ＣＳＬが発生される時、有効なデータを出力させることができる。
【００７４】
この後、前記第１カラムブロックでデータの出力が完了されれば、前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２はまたイネーブルされる。よって、前記第２サブ駆動回路７６０の前記ＰＭＯＳトランジスタ７６１がさらにターンオンされて、前記ビットラインセンスアンプに動作電圧を供給する。
【００７５】
ターンオフ状態の前記ＰＭＯＳトランジスタ７６１をさらにターンオンさせる理由は、前記第２カラムブロックのメモリセルに保存されたデータも所定の１次増幅をすることにより、次のカラムアドレスにより前記第２カラムブロックが選択される場合、有効なデータを出力させるためである。
【００７６】
図６においては前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
前記追加の制御命令ＲＥＡＤが入力される場合、前記制御命令ＲＥＡＤの入力時ごとに、前記第２または第３制御信号ＣＴＬ２またはＣＴＬ３、すなわちオートパルスがイネーブルされる。
前記オートパルスがイネーブルされる間、選ばれていないカラムブロックの制御信号ＰＣＴＬ＿ＣＡ２またはＰＣＴＬ＿ＣＡ１がディセーブルされて該当カラムブロックに配置された前記サブ駆動回路７５０または７６０がターンオフされる動作が繰り返される。
【００７７】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全カラムブロックの前記制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２がイネーブルされて、全カラムブロックの前記サブ駆動回路７５０、７６０がターンオンされる。
この状態において、追加の読出し制御命令が入力されれば、前記サブ駆動回路７５０、７６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【００７８】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば、追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了するまで全カラムブロックのサブ駆動回路がターンオン状態を維持する。
【００７９】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間中に前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後、追加の読出し制御命令ＲＥＡＤが入力される時、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、全カラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【００８０】
前記のような本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、前記第１実施の形態との組合せにより多様に実施できる。
【００８１】
図７は、本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図７の如く、本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、ビットラインセンスアンプ制御回路８０１とビットラインセンスアンプ駆動回路１０２とを備える。
【００８２】
前記ビットラインセンスアンプ制御回路８０１は、Ｎセンスアンプ制御回路８１０とＰセンスアンプ制御回路２１０とを備える。
前記Ｎセンスアンプ制御回路８１０は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に動作電圧を供給するための複数の制御信号を出力し、前記Ｐセンスアンプ制御回路２１０は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に動作電圧を供給するためのＰセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
前記複数の制御信号は、主制御信号ＮＣＴＬ＿Ｍ、第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を含む。
【００８３】
前記Ｎセンスアンプ制御回路８１０は、メイン制御回路８２０とサブ制御回路８３０とを備える。
前記メイン制御回路８２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとに応答して前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記メイン制御回路８２０は、ＮＡＮＤゲート８２１とインバータ８２２とを含む。前記ＮＡＮＤゲート８２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとに応答して第１制御信号ＣＴＬ１を出力する。前記インバータ８２２は、前記第１制御信号ＣＴＬ１を反転させて前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記サブ制御回路８３０は、第１サブ制御回路８４０と第２サブ制御回路８５０とを備える。前記第１サブ制御回路８４０は第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とに応答して前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。
前記第２サブ制御回路８５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号／ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とを論理演算して前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。
【００８４】
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２と前記センシング保障遅延信号ＰＳＤＤの具体的な説明は前記第１実施の形態で説明したものと同一なので省略する。
【００８５】
前記第１サブ制御回路８４０は、第１論理回路８６０と第２論理回路８７０とを備える。前記第１論理回路８６０は前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとを論理演算して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路８６０は、複数のインバータ８６１、８６３とＮＯＲゲート８６２とを含む。
前記インバータ８６１は、前記センシング保障遅延信号ＰＳＤＤを反転させる。前記ＮＯＲゲート８６２は、前記インバータ８６１の出力信号と前記第１カラムブロック情報信号ＣＡ１とを論理演算し、前記インバータ８６３は、前記ＮＯＲゲート８６２の出力信号を反転させて前記第２制御信号ＣＴＬ２を出力する。
前記第２論理回路８７０は、インバータ８７１、８７３とＮＡＮＤゲート８７２とを含む。前記インバータ８７１は、前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート８７２は、前記インバータ８７１の出力信号と前記第２制御信号ＣＴＬ２とを論理演算し、前記インバータ８７３は、前記ＮＡＮＤゲート８７２の出力信号を反転させて前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。
【００８６】
前記第２サブ制御回路８５０は、第１論理回路８８０と第２論理回路８９０とを含む。前記第１論理回路８８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号／ＰＳＤＤを論理演算して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路８８０は、ＮＯＲゲート８８１とインバータ８８２とを含む。前記ＮＯＲゲート８８１は、前記第２カラムブロック情報信号ＣＡ２と前記インバータ８６１の出力信号とを論理演算する。前記インバータ８８２は前記ＮＯＲゲート８８１の出力信号を反転させて前記第３制御信号ＣＴＬ３を出力する。
前記第２論理回路８９０は、インバータ８９１、８９３とＮＡＮＤゲート８９２とを含む。前記インバータ８９１は前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート８９２は前記第３制御信号ＣＴＬ３と前記インバータ８９１との出力信号を論理演算し、前記インバータ８９３は前記ＮＡＮＤゲート８９２の出力信号を反転させて前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。
【００８７】
前記Ｐセンスアンプ制御回路２１０は、インバータ２１１、２１２で実現できる。前記インバータ２１１、２１２は、前記第１制御信号ＣＴＬ１を反転して前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【００８８】
前記ビットラインセンスアンプ駆動回路１０２の構成及び具体的な動作は前記第１実施の形態で説明したものと同一なので省略する。
【００８９】
次に、図７及び図８を参照して、本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
図８は、図７に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【００９０】
図８において、まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力される。
前記ロウアドレスが入力されれば、ロウブロック情報信号ＲＡとセンシング保障遅延信号ＰＳＤＤとがイネーブルされ、該当ワードラインＷＬが活性化される。
【００９１】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされて、Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬと主制御信号ＮＣＴＬ＿Ｍとがイネーブルされる。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬがイネーブルされることにより、前記Ｐセンスアンプ駆動回路２２０の前記ＰＭＯＳトランジスタ２２１がターンオンされる。
前記ＰＭＯＳトランジスタ２２１により前記ＬＡラインには第１動作電圧ＶＣＣが供給され、前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプのＰＭＯＳトランジスタに入力される。
また、前記主制御信号ＮＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路３３０のＮＭＯＳトランジスタ３３１がターンオンされる。
前記ＮＭＯＳトランジスタ３３１により第１、第２カラムブロックの全ての前記ＬＡＢラインに第２動作電圧が供給され、前記第２動作電圧は前記ビットラインセンスアンプ４０のＮＭＯＳトランジスタ４２に入力される。
この時、前記サブ駆動回路３４０の前記ＮＭＯＳトランジスタ３５１、３６１はターンオフ状態である。
【００９２】
この後、前記クロック信号ＣＬＫに同期して制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１、第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図８では第１カラムブロックが選ばれた場合について説明する。
【００９３】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１がイネーブルされる。
前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１により前記第１サブ駆動回路３５０のＮＭＯＳトランジスタ３５１がターンオンされる。
前記第１カラムブロックのビットラインセンスアンプには前記ＮＭＯＳトランジスタ３３１、３５１により前記第２動作電圧が供給される。また、前記第２カラムブロックのビットラインセンスアンプには前記ＮＭＯＳトランジスタ３３１により前記第２動作電圧が供給される。
【００９４】
結局、前記第１カラムブロックの前記ビットラインセンスアンプに供給される動作電圧が強化されるので、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間を短縮できる。したがって、１次増幅中のデータを取ってくるカラム選択信号ＣＳＬが発生した時に有効なデータが出力される。
【００９５】
図８においては前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
センシング保障遅延信号ＰＳＤＤがイネーブルである状態で、前記追加の制御命令ＲＥＡＤが入力される場合、前記次期制御命令ＲＥＡＤの入力時ごとに、選ばれていないカラムブロックの制御信号ＮＣＴＬ＿ＣＡ１またはＮＣＴＬ＿ＣＡ２がディセーブルされて該当カラムブロックに配置された前記サブ駆動回路３５０または３６０がターンオフされる。
【００９６】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全カラムブロックの前記サブ駆動回路３５０、３６０がターンオンされる。
この状態で、追加の読出し制御命令が入力されれば、前記サブ駆動回路３５０、３６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【００９７】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了されるまで全カラムブロックのサブ駆動回路がターンオン状態を維持する。
【００９８】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間、前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、一旦ビットラインのデータが有効な値に増幅されれば、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後、追加の読出し制御命令ＲＥＡＤが入力される時、全カラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【００９９】
図９は、本発明に第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図９のように、本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路はビットラインセンスアンプ制御回路９０１と、ビットラインセンスアンプ駆動回路４０２とを備える。
前記ビットラインセンスアンプ制御回路９０１は、Ｐセンスアンプ制御回路９１０とＮセンスアンプ制御回路６１０とを備える。
【０１００】
前記Ｐセンスアンプ制御回路９１０はビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に動作電圧を供給するための複数の制御信号を出力し、前記Ｎセンスアンプ制御回路６１０はビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に動作電圧を供給するためのＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
前記複数の制御信号は、主制御信号ＰＣＴＬ＿Ｍ、第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を含む。
【０１０１】
前記Ｐセンスアンプ制御回路９１０は、メイン制御回路９２０とサブ制御回路９３０とを備える。
前記メイン制御回路９２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとを論理演算して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記メイン制御回路９２０は、ＮＡＮＤゲート９２１とインバータ９２２、９２３とを含む。前記ＮＡＮＤゲート９２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとを論理演算して第１制御信号ＣＴＬ１を出力する。前記インバータ９２２、９２３は前記第１制御信号ＣＴＬ１を反転して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記サブ制御回路９３０は、第１サブ制御回路９４０と第２サブ制御回路９５０とを備える。前記第１サブ制御回路９４０は、第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とを論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１を出力する。
前記第２サブ制御回路９５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とを論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
【０１０２】
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２及び前記センシング保障遅延信号ＰＳＤＤの具体的な説明は前記第１実施の形態で説明したものと同一なので省略する。
【０１０３】
前記第１サブ制御回路９４０は、第１論理回路９６０と第２論理回路９７０とを備える。前記第１論理回路９６０は、前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとを論理演算して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路９６０の構成及び具体的な動作は前述した前記第１論理回路８６０と同一なので省略する。
前記第２論理回路９７０はインバータ９７１とＮＡＮＤゲート９７２とを含む。前記インバータ９７１は、前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート９７２は、前記インバータ９７１の出力信号と前記第２制御信号ＣＴＬ２を論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１とを出力する。
【０１０４】
前記第２サブ制御回路９５０は第１論理回路９８０と第２論理回路９９０とを含む。前記第１論理回路９８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤを論理演算して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路９８０の構成及び具体的な動作は前述した前記第１論理回路８８０と同一なので省略する。
前記第２論理回路９９０はインバータ９９１とＮＡＮＤゲート９９２とを含む。前記インバータ９９１は、前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート９９２は、前記第３制御信号ＣＴＬ３と前記インバータ９９１との出力信号を論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
【０１０５】
前記Ｎセンスアンプ制御回路６１０はインバータ６１０で実現できる。前記インバータ６１０は前記第１制御信号ＣＴＬ１を反転させて前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
【０１０６】
前記ビットラインセンスアンプ駆動回路４０２の構成及び具体的な動作は前記第２実施の形態で説明したものと同一なので省略する。
【０１０７】
前記の如く構成された本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されればロウアドレスが入力される。
前記ロウアドレスが入力されればロウブロック情報信号ＲＡとセンシング保障遅延信号ＰＳＤＤとがイネーブルされ、該当ワードラインＷＬが活性化される。
【０１０８】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされてＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬと主制御信号ＰＣＴＬ＿Ｍとがイネーブルされる。
前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬがイネーブルされることによって、前記Ｎセンスアンプ駆動回路６２０の前記ＮＭＯＳトランジスタ６２１がターンオンされる。
前記ＮＭＯＳトランジスタ６２１により前記ＬＡＢラインに前記第２動作電圧が供給され、前記第２動作電圧は前記ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に入力される。
また、前記主制御信号ＰＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路７３０のＰＭＯＳトランジスタ７３１がターンオンされる。
前記ＰＭＯＳトランジスタ７３１により前記ＬＡラインに前記第１動作電圧ＶＣＣが供給され、前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に入力される。
この時、前記サブ駆動回路７４０の前記ＰＭＯＳトランジスタ７５１、７６１はターンオフ状態である。
【０１０９】
この後、前記クロック信号ＣＬＫに同期して制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１、第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図９では第１カラムブロックが選ばれた場合について説明する。
【０１１０】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１がイネーブルされる。
前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１により前記第１サブ駆動回路７５０のＰＭＯＳトランジスタ７５１がターンオンされる。
前記第１カラムブロックのビットラインセンスアンプには前記ＰＭＯＳトランジスタ７３１、７５１により前記第１動作電圧ＶＣＣが供給される。また、前記第２カラムブロックのビットラインセンスアンプには、前記ＰＭＯＳトランジスタ７３１により前記第１動作電圧ＶＣＣが供給される。
【０１１１】
結局、前記第１カラムブロックの前記ビットラインセンスアンプに供給される動作電圧が強化されるので、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間を短縮できる。したがって、１次増幅中のデータを取ってくるカラム選択信号ＣＳＬが発生される時、有効なデータを出力できる。
【０１１２】
図９では前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
センシング保障遅延信号ＰＳＤＤがイネーブルである状態で前記追加の制御命令ＲＥＡＤが入力される場合、前記制御命令ＲＥＡＤの入力時ごとに、選ばれていないカラムブロックの制御信号ＰＣＴＬ＿ＣＡ１またはＰＣＴＬ＿ＣＡ２がディセーブルされて、該当カラムブロックに配置された前記サブ駆動回路７５０または７６０がターンオフされる動作が繰り返される。
【０１１３】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全カラムブロックの前記制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２がイネーブルされて、全カラムブロックの前記サブ駆動回路７５０、７６０がターンオンされる。
この状態において、追加の読出し制御命令が入力されれば前記サブ駆動回路７５０、７６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【０１１４】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば、追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了されるまで全カラムブロックのサブ駆動回路がターンオン状態を維持する。
【０１１５】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間、前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後に追加の読出し制御命令ＲＥＡＤが入力される時、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、全カラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【０１１６】
前記の如く本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は前記第３実施の形態との組み合わせにより多様に実施できる。
【０１１７】
図１０は、本発明の第１及び第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作過程を示すフローチャート１１００である。
前記フローチャート１１００は次のような動作過程で行われる。
まず、制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力され、センシング保障遅延信号ＰＳＤＤがイネーブルされる（１１０１）。ロウアドレスが入力されることによりワードラインが活性化され、ビットラインセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされる（２２０１）。この後、メイン駆動回路と全カラムブロックのサブ駆動回路３４０、７４０とがターンオンされる（１１０３）。
ここで、前記メイン駆動回路３３０、７３０はメイン制御回路１２０、５２０から出力された主制御信号ＮＣＴＬ＿Ｍ、ＰＣＴＬ＿Ｍにより動作される。また、前記サブ駆動回路３４０、７４０は、各サブ制御回路１３０、５３０から出力された該当カラムブロック制御信号ＮＣＴＬ＿ＣＡ１及びＮＣＴＬ＿ＣＡ２、ＰＣＴＬ＿ＣＡ１及びＰＣＴＬ＿ＣＡ２により動作される。
【０１１８】
次に、読出し制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される（１１０４）。
前記カラムアドレスが入力されることにより、ターンオン状態の全カラムブロックのサブ駆動回路のうち選ばれていないカラムブロックの前記サブ駆動回路がターンオフされる（１１０５）。
結局、データが出力される選ばれたカラムブロックのビットラインセンスアンプには前記メイン駆動回路とサブ駆動回路により動作電圧が供給され、データが出力されないカラムブロックのビットラインセンスアンプには前記メイン駆動回路によりのみ動作電圧が供給される。
したがって、データが出力されるカラムブロックのビットラインセンスアンプに供給される動作電圧が強化されてデータの１次増幅に必要な時間が短縮される。
【０１１９】
この後、前記選ばれたカラムブロックからデータが出力されたか否かをチェックする（１１０６）。データが出力されていない場合、選ばれていないカラムブロックの前記サブ駆動回路はターンオフ状態を維持する。
ここで、前記データの出力有無は第２または第３制御信号ＣＴＬ２またはＣＴＬ３、すなわち、オートパルスがディセーブルされたか否かをチェックすることにより行われる。
【０１２０】
また、データが出力された場合、ターンオフ状態の選ばれていないカラムブロックの前記サブ駆動回路が再びターンオンされる（１１０７）。よって、全カラムブロックの前記メイン駆動回路及び前記サブ駆動回路がターンオン状態になる。
【０１２１】
次に、次期データ読出しのための制御命令ＲＥＡＤが入力されるか否かをチェックする（１１０８）。前記段階１１０８において前記読出し制御命令ＲＥＡＤが入力される場合、前記段階１１０４にリターンして前記過程を繰り返して行なう。
【０１２２】
前記段階１１０８において前記制御命令ＲＥＡＤが入力されない場合、前記センシング保障遅延信号ＰＳＤＤがディセーブルされたか否かをチェックする（１１０９）。
前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、次期データ読出しのための制御命令ＲＥＡＤの入力如何をチェックする（１１１０）。前記段階１１１０において前記制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力されて、全てのカラムブロックの前記サブ駆動回路がターンオンされた状態でデータが出力される（１１１１）。
【０１２３】
また、前記段階１１１０で前記制御命令ＲＥＡＤが入力されないとプリチャージ動作を行なって前記活性化されたビットラインをさらに非活性化させて終了する（１１１２）。
【０１２４】
図１１は、本発明の第３及び第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作過程を示すフローチャート１２００である。
前記フローチャート１２００は次のような動作過程で行われる。
まず、制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力され、センシング保障遅延信号ＰＳＤＤがイネーブルされる（１２０１）。ロウアドレスが入力されることにより、ワードラインが活性化され、ビットラインセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされる（１２０２）。この後、メイン駆動回路３３０、７３０がターンオンされる（１２０３）。
ここで、前記メイン駆動回路３３０、７３０はメイン制御回路８２０、９２０から出力された主制御信号により動作される。
【０１２５】
次に、読出し制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される（１２０４）。
前記カラムアドレスが入力されることにより、全カラムブロックのサブ駆動回路のうちデータが出力される前記サブ駆動回路がターンオンされ、残りのサブ駆動回路はターンオフ状態を維持する（１２０５）。
結局、データが出力されるべきカラムブロックのビットラインセンスアンプは、前記メイン駆動回路とサブ駆動回路とにより動作電圧が供給され、データが出力されないカラムブロックのビットラインセンスアンプは前記メイン駆動回路によりのみ電圧が供給される。
【０１２６】
この後、次期データ読出しのための制御命令ＲＥＡＤが入力されるか否かをチェックする（１２０６）。次期制御命令ＲＥＡＤが入力されれば、前記段階１２０４にリターンして前記過程を繰り返して行なう。
【０１２７】
前記次期制御命令ＲＥＡＤが入力されない場合、前記センシング保障遅延信号ＰＳＤＤがディセーブルされたか否かをチェックする（１２０７）。
前記センシング保障遅延信号ＰＳＤＤは、ビットラインセンスアンプのセンシング動作のための最小限の保障遅延時間を確保するための信号である。
【０１２８】
前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、ターンオフ状態の前記サブ駆動回路がターンオンされて全カラムブロックのサブ駆動回路がターンオン状態になる（１２０８）。
【０１２９】
この後、次期データ読出しのための制御命令ＲＥＡＤの入力如何をチェックする（１２０９）。前記段階１２０９で前記制御命令ＲＥＡＤの入力されれば、前記カラムアドレスが入力されてデータが出力される（１２１０）。
【０１３０】
前記段階１２０９で次期データ読出しのための制御命令ＲＥＡＤが入力されない場合、プリチャージ動作を遂行して前記活性化されていたビットラインをさらに非活性化させて終了する（１２１１）。
【０１３１】
本発明は添付した図面に示された実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。
【０１３２】
【発明の効果】
本発明による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及びその駆動制御方法によれば、データの１次増幅に必要な時間を短縮させて、短いクロック周期でも有効なデータを出力できる。
また、本発明による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及びその駆動制御方法によれば、データが出力されるカラムブロックに供給される電圧を強化させてノイズの影響を受けず、安定したデータを迅速に出力できる。
【図面の簡単な説明】
【図１】従来のビットラインセンスアンプ駆動制御回路の一例を示す回路図である。
【図２】図１に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【図３】本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図４】図３に示されたビットラインセンスアンプ駆動制御回路において“Ａ”部分を詳細に表した拡大図である。
【図５】図３に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【図６】本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図７】本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図８】図７に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【図９】本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図１０】本発明の第１及び第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を示すフローチャートである。
【図１１】本発明の第３及び第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を示すフローチャートである。
【符号の説明】
１０１ ビットラインセンスアンプ制御回路
１０２ ビットラインセンスアンプ駆動回路
１０３ メモリセルアレイ
１１０ Ｎセンスアンプ制御回路
２１０ Ｐセンスアンプ制御回路
１２１ ＮＡＮＤゲート
１２２ インバータ
１３０ サブ制御回路
１４０ 第１サブ制御回路
１５０ 第２サブ制御回路
１６０、１８０ 第１論理回路
１７０、１９０ 第２論理回路
１６１、１６２、１６３、１６５ インバータ
１６４、１８４ ＮＡＮＤゲート
１６６、１８５ ＮＯＲゲート
１８１、１８２、１８３ インバータ
２１１、２１２ インバータ
２２０ Ｐセンスアンプ駆動回路
３２０ Ｎセンスアンプ駆動回路
２２１ 複数のＰＭＯＳトランジスタ
３３０ メイン駆動回路
３４０ サブ駆動回路
３５０ 第１サブ駆動回路
３６０ 第２サブ駆動回路
３３１、３５１、３６１ 複数のＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は同期式ＤＲＡＭに係り、特に、同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法に関する。
【０００２】
【従来の技術】
【特許文献１】
アメリカ特許第５１３０５８０号
【０００３】
同期式ＤＲＡＭであるクロックＤＲＡＭは集積回路メモリ装置に広く使われる。同期式ＤＲＡＭの一般的なデータアクセス方法によれば、ロウアドレスとカラムアドレスとがメモリセルアレイに時間差をおいて連続的に入力されて、前記メモリセルアレイからデータが読出されるか前記メモリセルアレイに前記データが書込まれる。この時、ロウアドレスの十分な認識のために、ロウアドレスが入力されて一定時間が経過した後にカラムアドレスが入力される時、有効なデータが出力される。
【０００４】
同期式ＤＲＡＭはクロックに同期して動作するので、前記クロックサイクルによりロウアドレスまたはカラムアドレスの入力時点が決定される。短いクロックサイクルは前記同期式ＤＲＡＭの動作速度を増加させ得るが、前記ロウアドレスが入力された後カラムアドレスが入力されるまでの時間が短くなってロウアドレスを十分に認識できないおそれがある。
【０００５】
従来のビットラインセンスアンプ駆動制御回路の一例が特許文献１に開示されている。この特許文献１と類似した構成を有する従来技術によるビットラインセンスアンプ駆動制御回路の動作を図１及び図２を参照して説明すれば次の通りである。
図１は、従来の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の一例を示す回路図である。
図１を参照すれば、従来のビットラインセンスアンプ駆動制御回路はビットラインセンスアンプ制御回路１０とビットラインセンスアンプ駆動回路２０とを備える。
【０００６】
前記ビットラインセンスアンプ制御回路１０は、第１制御回路１１と第２制御回路１２とを備える。
前記第１制御回路１１は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図示せず）に第１動作電圧を供給するためのＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
前記第２制御回路１２は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図示せず）に第２動作電圧を供給するためのＰセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【０００７】
前記第１制御回路１１は、ＮＡＮＤゲート１３とインバータ１４とを備える。
前記ＮＡＮＤゲート１３は、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウアドレス入力によるロウブロック情報信号ＲＡとを論理演算して所定の制御信号ＣＴＬを出力する。
前記インバータ１４は、前記制御信号ＣＴＬを反転させて前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
【０００８】
前記第２制御回路１２は、第１インバータ１５と第２インバータ１６とを備える。
前記第１インバータ１５は、前記制御信号ＣＴＬを反転させ、前記第２インバータ１６は前記第１インバータ１５の出力信号をさらに反転させて前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【０００９】
前記ビットラインセンスアンプ駆動回路２０は複数のメモリセルアレイ３０のカラム方向に配置される。
前記ビットラインセンスアンプ駆動回路２０はＰセンスアンプ駆動回路２１とＮセンスアンプ駆動回路２２とを備える。
前記Ｐセンスアンプ駆動回路２１は、ビットラインセンスアンプのＰＭＯＳトランジスタに第２動作電圧を供給する回路である。前記Ｎセンスアンプ駆動回路２２は、ビットラインセンスアンプのＮＭＯＳトランジスタに第１動作電圧を供給する回路である。
【００１０】
前記Ｐセンスアンプ駆動回路２１は複数のＰＭＯＳトランジスタ２３を含み、前記Ｎセンスアンプ駆動回路２２は、複数のＮＭＯＳトランジスタ２４を含む。前記複数のＰＭＯＳトランジスタ２３の各々はローカルアレイライン（以下、ＬＡラインと称する）にドレインが連結され、内部電圧ＶＣＣにソースが連結される。また、前記複数のＰＭＯＳトランジスタ２３の各々のゲートには前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬが入力される。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬにより前記複数のＰＭＯＳトランジスタ２３がターンオンされることにより、前記ＬＡラインは内部電圧ＶＣＣレベルに転換する。
【００１１】
前記複数のＮＭＯＳトランジスタ２４の各々はローカルアレイバーライン（以下、ＬＡＢラインと称する）にドレインが連結され、グラウンドにソースが連結される。また、前記複数のＮＭＯＳトランジスタ２４の各々のゲートには前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬが入力される。
前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬにより前記複数のＮＭＯＳトランジスタ２４がターンオンされることにより、前記ＬＡＢラインはグラウンド電圧レベルに転換する。
【００１２】
前記の如く構成された従来のビットラインセンスアンプ駆動制御回路の動作を図２のタイミングチャートを参照して説明すれば、次の通りである。
【００１３】
図２は、図１に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
図２において、まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力される。
前記ロウアドレスが入力されれば、ロウブロック情報信号ＲＡがイネーブルされ、該当ワードラインＷＬが活性化される。
【００１４】
前記ワードラインＷＬが活性化されれば、前記ワードラインＷＬに連結された前記メモリセルアレイ３０のセルトランジスタがターンオンされ、セルキャパシタに保存されたデータがビットラインに伝達される。この時、前記セルキャパシタは前記ビットラインと電荷を分け合うために、前記データが受信される前の前記ビットラインの前記初期電圧（基準電圧）レベルはデータ電圧に若干充電される。
【００１５】
ビットラインセンスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされることにより、前記Ｐセンスアンプ及び前記Ｎセンスアンプ制御信号ＰＳＡ＿ＣＴＬ、ＮＳＡ＿ＣＴＬがイネーブルされて、前記ＰＭＯＳ及び前記ＮＭＯＳトランジスタ２３、２４をターンオンさせる。
前記ＰＭＯＳ及び前記ＮＭＯＳトランジスタ２３、２４がターンオンされることにより、ビットラインセンスアンプに第１及び第２動作電圧が供給され、前記ビットラインの前記データ電圧はビットラインセンスアンプにより１次で増幅される。
【００１６】
この後、読出し制御命令ＲＥＡＤとカラムアドレスとが入力されれば、カラム選択信号ＣＳＬが発生され、前記ビットラインの前記データ電圧はカラムパスを通過する間に２次で増幅され、増幅されたデータがデータ信号として出力される。このように、カラム選択信号ＣＳＬがイネーブルされる時、前記活性化されたワードラインの特定カラムアドレスを有するデータバスのゲートトランジスタがターンオンされ、前記１次で増幅されたデータが前記データバスに伝達される。前記ロウアドレスが入力され、前記カラムアドレスが入力される前に、前記１次データ増幅は有効データを取ってくるために有効レベルまで十分に実行される必要がある。
【００１７】
図２を参照すれば、前記ビットラインＢＬ、／ＢＬの前記１次データ増幅があまり速く、すなわち無効期間で終る時、前記データは無効になる。前記ビットラインＢＬ、／ＢＬの前記１次データ増幅が十分な時間の間、すなわち有効期間まで行われる時、前記データは有効である。言い変えれば、前記有効期間でカラムアドレスが入力される時のみ、有効なデータが出力され得る。
【００１８】
しかし、最近システムの性能を強化させるためにより高い周波数で動作する半導体メモリ装置に対する要求に伴って、同期式半導体メモリ装置のクロックサイクルはより短くなる。したがって、ロウアドレスの入力後カラムアドレスが入力されるまで許容された時間がより短くなる。したがって、図２に示されたように、カラム選択信号ＣＳＬが無効期間で発生されて十分な持続期間の間１次データ増幅がなされていないまま前記カラムアドレスが入力され、その結果無効データが出力されるようになる。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、データの１次増幅に必要な時間を短縮させて、短いクロック周期においても有効なデータを出力できる同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記技術的課題を達成するために本発明の一形態は、動作電圧を選択的に供給し、一時的に供給を中断する同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供する。本発明の幾つかの形態において同期式ＤＲＡＭは、カラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイと、前記メモリセルアレイの前記第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ、及び前記メモリセルアレイの前記第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプとを含む。ビットラインセンスアンプ駆動制御回路または方法は、ロウアドレス選択信号に応答して、前記第１及び第２ビットラインセンスアンプに動作電圧を供給し、前記第１カラムブロックのカラムアドレスを選択するカラム選択信号に応答して前記第２ビットラインセンスアンプに対する動作電圧供給を一時中断する。他の形態においてこれらビットラインセンスアンプ駆動制御回路または方法は、前記第２ビットラインセンスアンプに対する動作電圧供給の一時中断から所定時間の経過後、前記第２ビットラインセンスアンプに前記動作電圧をさらに供給するように追加で構成される。
【００２１】
他の形態において、前記第１及び第２ビットラインセンスアンプの前記動作電圧は前記ロウアドレス選択信号に応答して増加され、前記第２ビットラインセンスアンプの前記動作電圧は前記第１カラムブロックのカラムアドレスを選択する前記カラム選択信号に応答して減少される。したがって、本発明の幾つかの形態は、より短いクロックサイクルに有効なデータを出力できる、初期のデータ電圧増幅時間を減少させ、同期式ＤＲＡＭがより高い周波数で動作できるビットラインセンスアンプ駆動制御回路及び方法を提供する。
【００２２】
本発明の幾つかの形態によれば、カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路が提供される。前記ビットラインセンスアンプ駆動制御回路は、メイン制御回路、複数のサブ制御回路、メイン駆動回路及び複数のサブ駆動回路を含む。前記メイン制御回路は、ビットラインセンスアンプセンシングスタート信号と所定のロウブロック情報信号とに応答して前記ビットラインセンスアンプのセンシング動作を制御するメイン制御信号を出力する。前記サブ制御回路は複数のカラムブロック情報信号とセンシング保障遅延信号とに応答して複数のサブ制御信号を出力する。前記メイン駆動回路は前記メイン制御信号により制御されて前記ビットラインセンスアンプを駆動し、前記サブ駆動回路は前記サブ駆動制御信号により制御されて前記ビットラインセンスアンプを駆動する。
【００２３】
本発明の他の形態によれば、カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法が提供される。前記方法は、（ａ）ロウアドレスを受信し、センシング保障遅延信号をイネーブルする段階と、（ｂ）前記受信されるロウアドレスによりワードラインを活性化させ、ビットラインセンスアンプセンシングスタート信号をイネーブルする段階と、（ｃ）全カラムブロックのメイン駆動回路と複数のサブ駆動回路とをターンオンさせて前記全てのカラムブロックの前記ビットラインセンスアンプに動作電圧を供給する段階と、（ｄ）カラムアドレスが受信されれば、前記カラムアドレスにより選ばれていないカラムブロックのサブ駆動回路をターンオフさせ、前記選ばれていないカラムブロックの前記ビットラインセンスアンプに前記動作電圧の供給を一時中断させる段階と、（ｅ）所定時間後、（ｄ）段階においてターンオフされた前記選ばれていないカラムブロックの前記サブ駆動回路をターンオンさせる段階とを含む。
【００２４】
本発明の他の形態は、カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法を提供する。前記方法は、（ａ）ロウアドレスを受信し、センシング保障遅延信号をイネーブルする段階と、（ｂ）前記受信されるロウアドレスによりワードラインを活性化させ、ビットラインセンスアンプセンシングスタート信号をイネーブルする段階と、（ｃ）メイン駆動回路をターンオンさせて全カラムブロックの前記ビットラインセンスアンプに動作電圧を供給する段階と、（ｄ）カラムアドレスが受信されれば、選ばれていないカラムブロックのサブ駆動回路がオフ状態で維持される間、前記カラムアドレスにより選択されるカラムブロックのサブ駆動回路をターンオンさせて前記選ばれたカラムブロックの前記ビットラインセンスアンプに前記動作電圧を供給する段階とを含む。
【００２５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成できる目的を十分に理解するためには本発明の望ましい実施の形態を例示の添付図面及び図面に記載された内容とともに参照しなければならない。
以下、添付した図面に基づき本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２６】
図３は、本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図３の如く、本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、ビットラインセンスアンプ制御回路１０１と、ビットラインセンスアンプ駆動回路１０２とを備える。
前記ビットラインセンスアンプ制御回路１０１は、Ｎセンスアンプ制御回路１１０とＰセンスアンプ制御回路２１０とを備える
【００２７】
前記Ｎセンスアンプ制御回路１１０は複数の制御信号を出力し、前記Ｐセンスアンプ制御回路２１０はＰセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
前記Ｎセンスアンプ制御回路１１０から出力される複数の制御信号はビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２参照）に動作電圧を供給するための制御信号である。
前記複数の制御信号は、主制御信号ＮＣＴＬ＿Ｍ、第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を含む。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬは、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１参照）に動作電圧を供給するための制御信号である。
【００２８】
前記Ｎセンスアンプ制御回路１１０は、メイン制御回路１２０とサブ制御回路１３０とを備える。
前記メイン制御回路１２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとに応答して前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記メイン制御回路１２０は、ＮＡＮＤゲート１２１とインバータ１２２とを備える。前記ＮＡＮＤゲート１２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとに応答して第１制御信号ＣＴＬ１を出力する。前記インバータ１２２は、前記第１制御信号ＣＴＬ１を反転させて前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記サブ制御回路１３０は、第１サブ制御回路１４０と第２サブ制御回路１５０とを備える。
前記第１サブ制御回路１４０は、第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とに応答して前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。
前記第２サブ制御回路１５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号／ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とに応答して前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。
【００２９】
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２は、カラムアドレス入力により発生される信号である。メモリセルアレイはカラムアドレスにより複数のカラムブロックに分かれるが、その一例をより詳細に説明すれば、次の表のようである。
【表１】
前記表１のように、メモリセルアレイはカラムアドレスのビット２により第１カラムブロックと第２カラムブロックに分かれることができる。
前記表１においては、前記ビット２が“１”であるカラムの場合、第１カラムブロックに属するようになり、前記ビット２が“０”であるカラムの場合、第２カラムブロックに属するようになる。
カラムアドレスが“１００”である場合、ビット２が“１”であるので第１カラムブロック情報信号ＣＡ１がイネーブルされ、カラムアドレスが“００１”である場合、ビット２が“０”であるので第２カラムブロック情報信号ＣＡ２がイネーブルされる。
【００３１】
前記センシング保障遅延信号ＰＳＤＤは、ビットラインセンスアンプのセンシング動作を保障するための最小限の時間遅延ｒＲＡＳを提供するための信号である。前記センシング保障遅延信号ＰＳＤＤのイネーブル区間はビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される過渡期状態である。
したがって、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間は、データが出力されるカラムブロックに配置されたビットラインセンスアンプの動作電圧が強化される必要がある。
【００３２】
前記第１サブ制御回路１４０は、第１論理回路１６０と第２論理回路１７０とを備える。前記第１論理回路１６０は前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとに応答して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路１６０は、複数のインバータ１６１、１６２、１６３、１６５と、ＮＡＮＤゲート１６４及びＮＯＲゲート１６６とを含む。
前記インバータ１６１、１６２、１６３は、オートパルスを発生させるために使われるものであって、前記インバータ１６１の出力端に前記インバータ１６２が連結され、前記インバータ１６２の出力端に前記インバータ１６３が連結される。
前記インバータ１６１には、前記第１カラムブロック情報信号ＣＡ１が入力される。前記ＮＡＮＤゲート１６４は、前記第１カラムブロック情報信号ＣＡ１と前記インバータ１６３の出力信号とに応答する。
前記インバータ１６５は、前記センシング保障遅延信号ＰＳＤＤを反転させる。
前記ＮＯＲゲート１６６は、前記インバータ１６５の出力信号と前記ＮＡＮＤゲート１６４の出力信号とに応答して前記第２制御信号ＣＴＬ２を出力する。
前記第２論理回路１７０は、前記第２制御信号ＣＴＬ２と前記第１制御信号ＣＴＬ１とに応答して前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。前記第２論理回路１７０は好ましくはＮＯＲゲートで具現される。
【００３３】
前記第２サブ制御回路１５０は、第１論理回路１８０と第２論理回路１９０とを備える。前記第１論理回路１８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤとに応答して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路１８０は、複数のインバータ１８１、１８２、１８３と、ＮＡＮＤゲート１８４及びＮＯＲゲート１８５とを含む。
前記インバータ１８１、１８２、１８３は、前記インバータ１６１、１６２、１６３と同じくオートパルスを発生させるために使われるものである。前記インバータ１８１の出力端に前記インバータ１８２が連結され、前記インバータ１８２の出力端に前記インバータ１８３が連結される。
前記インバータ１８１、１８２、１８３には前記第２カラムブロック情報信号ＣＡ２が入力される。前記ＮＡＮＤゲート１８４は、前記第２カラムブロック情報信号ＣＡ２と前記インバータ１８３の出力信号とに応答する。
前記ＮＯＲゲート１８５は、前記インバータ１６５の出力信号と前記ＮＡＮＤゲート１８４の出力信号とに応答して前記第３制御信号ＣＴＬ３を出力する。
前記第２論理回路１９０は、前記第３制御信号ＣＴＬ３と前記第１制御信号ＣＴＬ１とを論理演算して前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。前記第２論理回路１９０は、好ましくはＮＯＲゲートで具現される。
【００３４】
また、前記Ｐセンスアンプ制御回路２１０は、インバータ２１１、２１２で具現される。前記インバータ２１１、２１２は、前記第１制御信号ＣＴＬ１を反転して前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【００３５】
次に、前記ビットラインセンスアンプ駆動回路１０２は、メモリセルアレイ１０３のカラム方向に配置される。
前記ビットラインセンスアンプ駆動回路１０２は、Ｐセンスアンプ駆動回路２２０とＮセンスアンプ駆動回路３２０とを備える。
前記Ｐセンスアンプ駆動回路２２０は、ビットラインセンスアンプのＰＭＯＳトランジスタに動作電圧を供給する回路である。前記Ｎセンスアンプ駆動回路３２０は、ビットラインセンスアンプのＮＭＯＳトランジスタに動作電圧を供給する回路である。
【００３６】
前記Ｐセンスアンプ駆動回路２２０は、複数のＰＭＯＳトランジスタ２２１を含む。
前記複数のＰＭＯＳトランジスタ２２１の各々は、ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ２２１の各々のゲートには前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬが入力される。
前記複数のＰＭＯＳトランジスタ２２１の各々は、前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬによりターンオンまたはターンオフされる。
前記ＬＡラインは、前記ＰＭＯＳトランジスタ２２１がターンオンされることにより、第１動作電圧ＶＣＣと同じ電圧レベルに転換される。本実施の形態において第１動作電圧は内部電圧ＶＣＣである。前記ＬＡラインは前記第１及び第２カラムブロックの各々に別途に形成される。
【００３７】
前記Ｎセンスアンプ駆動回路３２０は、メイン駆動回路３３０とサブ駆動回路３４０とを含む。前記メイン駆動回路３３０は、メモリセルアレイの前記第１及び第２カラムブロックの全体に接して配置される。前記メイン駆動回路３３０は複数のＮＭＯＳトランジスタ３３１を含む。
前記複数のＮＭＯＳトランジスタ３３１の各々は、ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ３３１の各々のゲートには前記主制御信号ＮＣＴＬ＿Ｍが入力される。
前記複数のＮＭＯＳトランジスタ３３１の各々は、前記主制御信号ＮＣＴＬ＿Ｍによりターンオンまたはターンオフされる。
前記ＬＡＢラインは、前記ＮＭＯＳトランジスタ３３１がターンオンされることにより、第２動作電圧と同じ電圧レベルに転換される。本実施の形態において第２動作電圧はグラウンド電圧である。前記ＬＡＢラインは前記第１及び第２カラムブロックの各々に別途に形成される。
【００３８】
前記サブ駆動回路３４０は、第１サブ駆動回路３５０と第２サブ駆動回路３６０とを含む。前記第１サブ駆動回路３５０は前記第１カラムブロックに接して配置され、前記第２サブ駆動回路３６０は前記第２カラムブロックに接して配置される。
結局、前記第１カラムブロック内のビットラインセンスアンプは、前記メイン駆動回路３３０及び前記第１サブ駆動回路３５０により動作電圧が供給される。
また、前記第２カラムブロック内のビットラインセンスアンプは、前記メイン駆動回路３３０及び前記第２サブ駆動回路３６０により動作電圧が供給される。
【００３９】
前記第１サブ駆動回路３５０は複数のＮＭＯＳトランジスタ３５１を含む。
前記複数のＮＭＯＳトランジスタ３５１の各々は、前記ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ３５１の各々のゲートには前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１が入力される。
前記複数のＮＭＯＳトランジスタ３５１の各々は、前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１によりターンオンまたはターンオフ制御される。
前記第２サブ駆動回路３６０は、複数のＮＭＯＳトランジスタ３６１を含む。
前記複数のＮＭＯＳトランジスタ３６１の各々は、前記ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ３６１の各々のゲートには前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２が入力される。
前記複数のＮＭＯＳトランジスタ３６１の各々は、前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２によりターンオンまたはターンオフ制御される。
【００４０】
図４は、図３に示されたビットラインセンスアンプ駆動制御回路において“Ａ”部分を詳細に表した拡大図である。
図４の如く、前記ＬＡラインと前記ＬＡＢラインの間には複数のビットラインセンスアンプ４０が配置される。前記ＬＡラインには前記ビットラインセンスアンプ４０のＰＭＯＳトランジスタ４１のソース端子が連結される。
前記ＰＭＯＳトランジスタ４１は前記ＬＡラインの第１動作電圧ＶＣＣにより動作される。
前記ＬＡＢラインには前記ビットラインセンスアンプ４０のＮＭＯＳトランジスタ４２のドレイン端子が連結される。前記ＮＭＯＳトランジスタ４２は前記ＬＡＢラインの第２動作電圧により動作される。
【００４１】
次に、図３ないし図５を参照して本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
図５は、図３に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【００４２】
図５において、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力される。
前記ロウアドレスが入力されればセンシング保障遅延信号ＰＳＤＤ及びロウブロック情報信号ＲＡがイネーブルされ、該当ワードラインＷＬが活性化される。
【００４３】
前記ワードラインＷＬが活性化されれば、前記ワードラインＷＬに連結されたゲートがターンオンされてセルキャパシタに保存されたデータがビットラインに移動する。
前記データの電圧は、前記セルキャパシタとビットラインとのチャージシェアリングにより基準電圧と微細な差を有する。
【００４４】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされることにより、前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬと、前記主制御信号ＮＣＴＬ＿Ｍと、前記第１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ１、ＮＣＴＬ＿ＣＡ２もイネーブルされる。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬがイネーブルされることにより、前記Ｐセンスアンプ駆動回路２２０のＰＭＯＳトランジスタ２２１がターンオンされる。前記ＰＭＯＳトランジスタ２２１がターンオンされることにより、前記ＬＡラインは前記第１動作電圧ＶＣＣと同じ電圧レベルに転換される。前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプ４０のＰＭＯＳトランジスタ４１に入力される。
前記主制御信号ＮＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路３３０のＮＭＯＳトランジスタ３３１がターンオンされる。また、前記第１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ１、ＮＣＴＬ＿ＣＡ２がイネーブルされることにより、前記第１及び第２サブ駆動回路３５０、３６０のＮＭＯＳトランジスタ３５１、３６１もターンオンされる。
前記ＮＭＯＳトランジスタ３３１、３５１、３６１がターンオンされることにより、前記第１及び第２カラムブロックの前記ＬＡＢラインは前記第２動作電圧と同じ電圧レベルに転換される。前記第２動作電圧は前記ビットラインセンスアンプ４０のＮＭＯＳトランジスタ４２に入力される。
前記ビットラインに現れた微細な電圧差は前記ビットラインセンスアンプにより１次増幅される。
【００４５】
この後、前記クロック信号ＣＬＫに同期して読出し制御命令ＲＥＡＤが入力されればカラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１または第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図５では第１カラムブロックが選ばれた場合について説明する。
【００４６】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１論理回路１６０により第２制御信号ＣＴＬ２がイネーブルされる。前記第２制御信号ＣＴＬ２はオートパルスであって、選ばれた第１カラムブロックからデータが出力される時間中イネーブルされる。
【００４７】
前記第２制御信号ＣＴＬ２がイネーブルされる間、前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２はディセーブルされる。
前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２がディセーブルされることにより、前記ＮＭＯＳトランジスタ３６１がターンオフされるために、前記第２カラムブロックの前記ＬＡＢラインへの第２動作電圧供給が部分的に中断される。
【００４８】
また、前記メイン駆動回路３３０及び前記第１サブ駆動回路３５０により前記第１カラムブロックのＬＡＢラインに前記第２動作電圧が供給される。
前記第２動作電圧は、データが出力される前記第１カラムブロック内の前記ビットラインセンスアンプ４０に供給される。
また、データが出力されない前記第２カラムブロック内の前記ビットラインセンスアンプ４０は、前記メイン駆動回路３３０によりのみ前記第２動作電圧が供給される。
【００４９】
したがって、前記第１カラムブロックでデータが出力される間、前記第１カラムブロック内の前記ビットラインセンスアンプ４０に供給される動作電圧が強化されることにより、データの１次増幅時間を短縮させることができる。
また、前記第１カラムブロック内の前記ビットラインセンスアンプ４０に供給される動作電圧が強化されるので、ノイズの影響も減少する。
図５に示されたように、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間が短縮されるので、カラム選択信号ＣＳＬが発生される時に有効なデータが出力される。
【００５０】
この後、前記第１カラムブロックでデータの出力が完了されれば、前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２はまたイネーブルされる。よって、前記第２サブ駆動回路３６０の前記ＮＭＯＳトランジスタ３６１がまたターンオンされて、前記第２カラムブロックのビットラインセンスアンプ４０に第２動作電圧を供給する。
【００５１】
ターンオフ状態の前記ＮＭＯＳトランジスタ３６１をさらにターンオンさせる理由は、前記第２カラムブロックのメモリセルに保存されたデータも所定の１次増幅を行なうことで、次のカラムアドレスにより前記第２カラムブロックが選択される場合、有効なデータを出力させるためである。
【００５２】
図５においては、前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
前記追加の制御命令ＲＥＡＤが入力される場合、前記制御命令ＲＥＡＤの入力の度に、前記第２または第３制御信号ＣＴＬ２またはＣＴＬ３、すなわち、オートパルスがイネーブルされる。
前記オートパルスがイネーブルされる間、選ばれていないカラムブロックの制御信号ＮＣＴＬ＿ＣＡ２またはＮＣＴＬ＿ＣＡ１がディセーブルされて該当カラムブロックに配置された前記サブ駆動回路３５０または３６０がターンオフされる動作が繰り返される。
【００５３】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全てのカラムブロックの前記制御信号ＮＣＴＬ＿ＣＡ２、ＮＣＴＬ＿ＣＡ１がイネーブルされて、全てのカラムブロックの前記サブ駆動回路３５０、３６０がターンオンされる。
この状態で、追加の読出し制御命令が入力されれば、前記サブ駆動回路３５０、３６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【００５４】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば、追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば、追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了されるまで全てのカラムブロックのサブ駆動回路がターンオン状態を維持する。
【００５５】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間、前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後、追加の読出し制御命令ＲＥＡＤが入力される時、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、全てのカラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【００５６】
図６は、本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図６の如く、本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、ビットラインセンスアンプ制御回路４０１とビットラインセンスアンプ駆動回路４０２とを備える。
前記ビットラインセンスアンプ制御回路４０１は、Ｐセンスアンプ制御回路５１０とＮセンスアンプ制御回路６１０とを備える。
前記Ｐセンスアンプ制御回路５１０は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１参照）に動作電圧を供給するための複数の制御信号を出力し、前記Ｎセンスアンプ制御回路６１０は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２参照）に動作電圧を供給するためのＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
前記複数の制御信号は、主制御信号ＰＣＴＬ＿Ｍ、第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を含む。
【００５７】
前記Ｐセンスアンプ制御回路５１０は、メイン制御回路５２０とサブ制御回路５３０とを備える。
前記メイン制御回路５２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとを論理演算して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記メイン制御回路５２０は、ＮＡＮＤゲート５２１とインバータ５２２、５２３とを備える。前記ＮＡＮＤゲート５２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとを論理演算して第１制御信号ＣＴＬ１を出力する。前記インバータ５２２、５２３は、前記第１制御信号ＣＴＬ１を反転して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記サブ制御回路５３０は、第１サブ制御回路５４０と第２サブ制御回路５５０とを備える。前記第１サブ制御回路５４０は、第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１を論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
前記第２サブ制御回路５５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１を論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１を出力する。
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２と前記センシング保障遅延信号ＰＳＤＤの具体的な説明は前記第１実施の形態で説明したものと同一なので省略する。
【００５８】
前記第１サブ制御回路５４０は、第１論理回路５６０と第２論理回路５７０とを備える。前記第１論理回路５６０は、前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとを論理演算して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路５６０の構成及び具体的な動作は、前述した前記第１論理回路１６０と同一なので省略する。
前記第２論理回路５７０は、前記第２制御信号ＣＴＬ２と前記第１制御信号ＣＴＬ１を論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
前記第２論理回路５７０は、好ましくはＮＯＲゲート５７１とインバータ５７２とで具現される。
【００５９】
前記第２サブ制御回路５５０は、第１論理回路５８０と第２論理回路５９０とを備える。前記第１論理回路５８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤを論理演算して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路５８０の構成及び具体的な動作は、前述した前記第１論理回路１８０と同一なので省略する。
前記第２論理回路５９０は、前記第３制御信号ＣＴＬ３と前記第１制御信号ＣＴＬ１とを論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１を出力する。前記第２論理回路５９０は、好ましくはＮＯＲゲート５９１とインバータ５９２とで具現される。
【００６０】
また、前記Ｎセンスアンプ制御回路６１０は、インバータ６１０で具現される。前記インバータ６１０は前記第１制御信号ＣＴＬ１を反転させて前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
【００６１】
次に、前記ビットラインセンスアンプ駆動回路４０２は、複数のメモリセルアレイ１０３のカラム方向に配置される。
前記ビットラインセンスアンプ駆動回路４０２は、Ｎセンスアンプ駆動回路６２０とＰセンスアンプ駆動回路７２０とを備える。
前記Ｎセンスアンプ駆動回路６２０は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に動作電圧を供給する回路である。前記Ｐセンスアンプ駆動回路７２０は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に動作電圧を供給する回路である。
【００６２】
前記Ｎセンスアンプ駆動回路６２０は複数のＮＭＯＳトランジスタ６２１を含む。前記複数のＮＭＯＳトランジスタ６２１の各々は、ＬＡＢラインにドレイン端子が連結され、グラウンドにソース端子が連結される。また、前記複数のＮＭＯＳトランジスタ６２１の各々のゲートには前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬが入力される。
前記複数のＮＭＯＳトランジスタ６２１の各々は、前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬによりターンオンまたはターンオフ制御される。
前記ＬＡＢラインは、前記ＮＭＯＳトランジスタ６２１がターンオンされることにより前記第２動作電圧と同じ電圧レベルに転換される。
【００６３】
前記Ｐセンスアンプ駆動回路７２０は、メイン駆動回路７３０とサブ駆動回路７４０とを含む。前記メイン駆動回路７３０は、メモリセルアレイの全カラムブロックに配置される。前記メイン駆動回路７３０は、複数のＰＭＯＳトランジスタ７３１を含む。
前記複数のＰＭＯＳトランジスタ７３１の各々は、ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ７３１の各々のゲートには前記主制御信号ＰＣＴＬ＿Ｍが入力される。
前記複数のＰＭＯＳトランジスタ７３１の各々は、前記主制御信号ＰＣＴＬ＿Ｍによりターンオンまたはターンオフ制御される。
前記ＬＡラインは、前記ＰＭＯＳトランジスタ７３１がターンオンされることにより第１動作電圧ＶＣＣレベルを有するようになる。前記ＬＡラインは、前記第１及び前記第２カラムブロックの各々に別途に形成される。
【００６４】
前記サブ駆動回路７４０は、第１サブ駆動回路７５０と第２サブ駆動回路７６０とを含む。前記第１サブ駆動回路７５０は前記第１カラムブロックに配置され、前記第２サブ駆動回路７６０は前記第２カラムブロックに配置される。
結局、前記第１カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０及び前記第１サブ駆動回路７５０により動作電圧ＶＣＣが供給される。
また、前記第２カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０及び前記第２サブ駆動回路７６０により動作電圧ＶＣＣが供給される。
【００６５】
前記第１サブ駆動回路７５０は、複数のＰＭＯＳトランジスタ７５１を含む。
前記複数のＰＭＯＳトランジスタ７５１の各々は、前記ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ７５１の各々のゲートには前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１が入力される。
前記複数のＰＭＯＳトランジスタ７５１の各々は、前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１によりターンオンまたはターンオフ制御される。
前記第２サブ駆動回路７６０は複数のＰＭＯＳトランジスタ７６１を含む。
前記複数のＰＭＯＳトランジスタ７６１の各々は、前記ＬＡラインにドレイン端子が連結され、内部電圧ＶＣＣにソース端子が連結される。また、前記複数のＰＭＯＳトランジスタ７６１の各々のゲートには、前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２が入力される。
前記複数のＰＭＯＳトランジスタ７６１の各々は前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２によりターンオンまたはターンオフ制御される。
【００６６】
前記図６のように構成された本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されればロウアドレスが入力される。
前記ロウアドレスが入力されればセンシング保障遅延信号ＰＳＤＤ及びロウブロック情報信号ＲＡがイネーブルされ、該当ワードラインＷＬが活性化される。
【００６７】
前記ワードラインＷＬが活性化されれば、前記ワードラインＷＬに連結されたゲートがターンオンされてセルキャパシタ（図示せず）に保存されたデータがビットラインに移動する。
前記データの電圧は、前記セルキャパシタとビットラインとのチャージシェアリングを通じて基準電圧と微細な差を持つようになる。
【００６８】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされることにより、前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬと、前記主制御信号ＰＣＴＬ＿Ｍと、前記第１及び前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２もイネーブルされる。
前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬがイネーブルされることにより、前記Ｎセンスアンプ駆動回路６２０のＮＭＯＳトランジスタ６２１がターンオンされる。
前記主制御信号ＰＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路７３０のＰＭＯＳトランジスタ７３１がターンオンされる。また、前記第１及び第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２がイネーブルされることにより、前記第１及び第２サブ駆動回路７５０、７６０のＰＭＯＳトランジスタ７５１、７６１もターンオンされる。
前記ＮＭＯＳトランジスタ６２１がターンオンされることにより、前記ＬＡＢラインは第２動作電圧と同じ電圧レベルに転換され、前記第２動作電圧は前記ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に入力される。
また、前記ＰＭＯＳトランジスタ７３１、７５１、７６１がターンオンされることにより、前記ＬＡラインは第１動作電圧ＶＣＣレベルを有するようになり、前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に入力される。
前記ビットラインに現れた微細な電圧差は前記ビットラインセンスアンプにより１次増幅される。
【００６９】
この後、前記クロック信号ＣＬＫに同期して制御命令ＲＥＡＤが入力されればカラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１、第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図６においては第１カラムブロックが選ばれた場合について説明する。
【００７０】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１論理回路５６０により第２制御信号ＣＴＬ２がイネーブルされる。前記第２制御信号ＣＴＬ２はオートパルスであって、選ばれた第１カラムブロックでデータの出力中にイネーブルされる。
【００７１】
前記第２制御信号ＣＴＬ２がイネーブルされる間、前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２はディセーブルされる。
前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２がディセーブルされることにより、前記ＰＭＯＳトランジスタ７６１がターンオフされるために、前記ＬＡラインへの前記第１動作電圧ＶＣＣの供給が部分的に中断され、前記第１動作電圧ＶＣＣが前記第２カラムブロック内の前記ビットラインセンスアンプに供給されることが部分的に中断される。
【００７２】
データが出力される前記第１カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０及び前記第１サブ駆動回路７５０により第２動作電圧が供給される。
また、データが出力されない前記第２カラムブロック内の前記ビットラインセンスアンプは、前記メイン駆動回路７３０によりのみ第２動作電圧が供給されて、電圧供給が半減される。
【００７３】
したがって、前記第１カラムブロックからデータが出力される間、前記第１カラムブロック内の前記ビットラインセンスアンプに供給される動作電圧が強化されることによりデータの１次増幅時間を短縮させることができる。
また、前記第１カラムブロック内の前記ビットラインセンスアンプに供給される動作電圧が強化されるので、ノイズの影響も減少する。
図５に示されたように、結局、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間が短縮されるので、カラム選択信号ＣＳＬが発生される時、有効なデータを出力させることができる。
【００７４】
この後、前記第１カラムブロックでデータの出力が完了されれば、前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２はまたイネーブルされる。よって、前記第２サブ駆動回路７６０の前記ＰＭＯＳトランジスタ７６１がさらにターンオンされて、前記ビットラインセンスアンプに動作電圧を供給する。
【００７５】
ターンオフ状態の前記ＰＭＯＳトランジスタ７６１をさらにターンオンさせる理由は、前記第２カラムブロックのメモリセルに保存されたデータも所定の１次増幅をすることにより、次のカラムアドレスにより前記第２カラムブロックが選択される場合、有効なデータを出力させるためである。
【００７６】
図６においては前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
前記追加の制御命令ＲＥＡＤが入力される場合、前記制御命令ＲＥＡＤの入力時ごとに、前記第２または第３制御信号ＣＴＬ２またはＣＴＬ３、すなわちオートパルスがイネーブルされる。
前記オートパルスがイネーブルされる間、選ばれていないカラムブロックの制御信号ＰＣＴＬ＿ＣＡ２またはＰＣＴＬ＿ＣＡ１がディセーブルされて該当カラムブロックに配置された前記サブ駆動回路７５０または７６０がターンオフされる動作が繰り返される。
【００７７】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全カラムブロックの前記制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２がイネーブルされて、全カラムブロックの前記サブ駆動回路７５０、７６０がターンオンされる。
この状態において、追加の読出し制御命令が入力されれば、前記サブ駆動回路７５０、７６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【００７８】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば、追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了するまで全カラムブロックのサブ駆動回路がターンオン状態を維持する。
【００７９】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間中に前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後、追加の読出し制御命令ＲＥＡＤが入力される時、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、全カラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【００８０】
前記のような本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、前記第１実施の形態との組合せにより多様に実施できる。
【００８１】
図７は、本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図７の如く、本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は、ビットラインセンスアンプ制御回路８０１とビットラインセンスアンプ駆動回路１０２とを備える。
【００８２】
前記ビットラインセンスアンプ制御回路８０１は、Ｎセンスアンプ制御回路８１０とＰセンスアンプ制御回路２１０とを備える。
前記Ｎセンスアンプ制御回路８１０は、ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に動作電圧を供給するための複数の制御信号を出力し、前記Ｐセンスアンプ制御回路２１０は、ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に動作電圧を供給するためのＰセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
前記複数の制御信号は、主制御信号ＮＣＴＬ＿Ｍ、第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を含む。
【００８３】
前記Ｎセンスアンプ制御回路８１０は、メイン制御回路８２０とサブ制御回路８３０とを備える。
前記メイン制御回路８２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとに応答して前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記メイン制御回路８２０は、ＮＡＮＤゲート８２１とインバータ８２２とを含む。前記ＮＡＮＤゲート８２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとに応答して第１制御信号ＣＴＬ１を出力する。前記インバータ８２２は、前記第１制御信号ＣＴＬ１を反転させて前記主制御信号ＮＣＴＬ＿Ｍを出力する。
前記サブ制御回路８３０は、第１サブ制御回路８４０と第２サブ制御回路８５０とを備える。前記第１サブ制御回路８４０は第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とに応答して前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。
前記第２サブ制御回路８５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号／ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とを論理演算して前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。
【００８４】
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２と前記センシング保障遅延信号ＰＳＤＤの具体的な説明は前記第１実施の形態で説明したものと同一なので省略する。
【００８５】
前記第１サブ制御回路８４０は、第１論理回路８６０と第２論理回路８７０とを備える。前記第１論理回路８６０は前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとを論理演算して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路８６０は、複数のインバータ８６１、８６３とＮＯＲゲート８６２とを含む。
前記インバータ８６１は、前記センシング保障遅延信号ＰＳＤＤを反転させる。前記ＮＯＲゲート８６２は、前記インバータ８６１の出力信号と前記第１カラムブロック情報信号ＣＡ１とを論理演算し、前記インバータ８６３は、前記ＮＯＲゲート８６２の出力信号を反転させて前記第２制御信号ＣＴＬ２を出力する。
前記第２論理回路８７０は、インバータ８７１、８７３とＮＡＮＤゲート８７２とを含む。前記インバータ８７１は、前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート８７２は、前記インバータ８７１の出力信号と前記第２制御信号ＣＴＬ２とを論理演算し、前記インバータ８７３は、前記ＮＡＮＤゲート８７２の出力信号を反転させて前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１を出力する。
【００８６】
前記第２サブ制御回路８５０は、第１論理回路８８０と第２論理回路８９０とを含む。前記第１論理回路８８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号／ＰＳＤＤを論理演算して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路８８０は、ＮＯＲゲート８８１とインバータ８８２とを含む。前記ＮＯＲゲート８８１は、前記第２カラムブロック情報信号ＣＡ２と前記インバータ８６１の出力信号とを論理演算する。前記インバータ８８２は前記ＮＯＲゲート８８１の出力信号を反転させて前記第３制御信号ＣＴＬ３を出力する。
前記第２論理回路８９０は、インバータ８９１、８９３とＮＡＮＤゲート８９２とを含む。前記インバータ８９１は前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート８９２は前記第３制御信号ＣＴＬ３と前記インバータ８９１との出力信号を論理演算し、前記インバータ８９３は前記ＮＡＮＤゲート８９２の出力信号を反転させて前記第２カラムブロック制御信号ＮＣＴＬ＿ＣＡ２を出力する。
【００８７】
前記Ｐセンスアンプ制御回路２１０は、インバータ２１１、２１２で実現できる。前記インバータ２１１、２１２は、前記第１制御信号ＣＴＬ１を反転して前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬを出力する。
【００８８】
前記ビットラインセンスアンプ駆動回路１０２の構成及び具体的な動作は前記第１実施の形態で説明したものと同一なので省略する。
【００８９】
次に、図７及び図８を参照して、本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
図８は、図７に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【００９０】
図８において、まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力される。
前記ロウアドレスが入力されれば、ロウブロック情報信号ＲＡとセンシング保障遅延信号ＰＳＤＤとがイネーブルされ、該当ワードラインＷＬが活性化される。
【００９１】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされて、Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬと主制御信号ＮＣＴＬ＿Ｍとがイネーブルされる。
前記Ｐセンスアンプ制御信号ＰＳＡ＿ＣＴＬがイネーブルされることにより、前記Ｐセンスアンプ駆動回路２２０の前記ＰＭＯＳトランジスタ２２１がターンオンされる。
前記ＰＭＯＳトランジスタ２２１により前記ＬＡラインには第１動作電圧ＶＣＣが供給され、前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプのＰＭＯＳトランジスタに入力される。
また、前記主制御信号ＮＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路３３０のＮＭＯＳトランジスタ３３１がターンオンされる。
前記ＮＭＯＳトランジスタ３３１により第１、第２カラムブロックの全ての前記ＬＡＢラインに第２動作電圧が供給され、前記第２動作電圧は前記ビットラインセンスアンプ４０のＮＭＯＳトランジスタ４２に入力される。
この時、前記サブ駆動回路３４０の前記ＮＭＯＳトランジスタ３５１、３６１はターンオフ状態である。
【００９２】
この後、前記クロック信号ＣＬＫに同期して制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１、第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図８では第１カラムブロックが選ばれた場合について説明する。
【００９３】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１がイネーブルされる。
前記第１カラムブロック制御信号ＮＣＴＬ＿ＣＡ１により前記第１サブ駆動回路３５０のＮＭＯＳトランジスタ３５１がターンオンされる。
前記第１カラムブロックのビットラインセンスアンプには前記ＮＭＯＳトランジスタ３３１、３５１により前記第２動作電圧が供給される。また、前記第２カラムブロックのビットラインセンスアンプには前記ＮＭＯＳトランジスタ３３１により前記第２動作電圧が供給される。
【００９４】
結局、前記第１カラムブロックの前記ビットラインセンスアンプに供給される動作電圧が強化されるので、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間を短縮できる。したがって、１次増幅中のデータを取ってくるカラム選択信号ＣＳＬが発生した時に有効なデータが出力される。
【００９５】
図８においては前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
センシング保障遅延信号ＰＳＤＤがイネーブルである状態で、前記追加の制御命令ＲＥＡＤが入力される場合、前記次期制御命令ＲＥＡＤの入力時ごとに、選ばれていないカラムブロックの制御信号ＮＣＴＬ＿ＣＡ１またはＮＣＴＬ＿ＣＡ２がディセーブルされて該当カラムブロックに配置された前記サブ駆動回路３５０または３６０がターンオフされる。
【００９６】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全カラムブロックの前記サブ駆動回路３５０、３６０がターンオンされる。
この状態で、追加の読出し制御命令が入力されれば、前記サブ駆動回路３５０、３６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【００９７】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了されるまで全カラムブロックのサブ駆動回路がターンオン状態を維持する。
【００９８】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間、前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、一旦ビットラインのデータが有効な値に増幅されれば、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後、追加の読出し制御命令ＲＥＡＤが入力される時、全カラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【００９９】
図９は、本発明に第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路である。
図９のように、本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路はビットラインセンスアンプ制御回路９０１と、ビットラインセンスアンプ駆動回路４０２とを備える。
前記ビットラインセンスアンプ制御回路９０１は、Ｐセンスアンプ制御回路９１０とＮセンスアンプ制御回路６１０とを備える。
【０１００】
前記Ｐセンスアンプ制御回路９１０はビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に動作電圧を供給するための複数の制御信号を出力し、前記Ｎセンスアンプ制御回路６１０はビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に動作電圧を供給するためのＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
前記複数の制御信号は、主制御信号ＰＣＴＬ＿Ｍ、第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１及び第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を含む。
【０１０１】
前記Ｐセンスアンプ制御回路９１０は、メイン制御回路９２０とサブ制御回路９３０とを備える。
前記メイン制御回路９２０は、センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴとロウブロック情報信号ＲＡとを論理演算して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記メイン制御回路９２０は、ＮＡＮＤゲート９２１とインバータ９２２、９２３とを含む。前記ＮＡＮＤゲート９２１は、前記センスアンプセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴと前記ロウブロック情報信号ＲＡとを論理演算して第１制御信号ＣＴＬ１を出力する。前記インバータ９２２、９２３は前記第１制御信号ＣＴＬ１を反転して前記主制御信号ＰＣＴＬ＿Ｍを出力する。
前記サブ制御回路９３０は、第１サブ制御回路９４０と第２サブ制御回路９５０とを備える。前記第１サブ制御回路９４０は、第１カラムブロック情報信号ＣＡ１とセンシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とを論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１を出力する。
前記第２サブ制御回路９５０は、第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤ及び前記第１制御信号ＣＴＬ１とを論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
【０１０２】
前記第１及び第２カラムブロック情報信号ＣＡ１、ＣＡ２及び前記センシング保障遅延信号ＰＳＤＤの具体的な説明は前記第１実施の形態で説明したものと同一なので省略する。
【０１０３】
前記第１サブ制御回路９４０は、第１論理回路９６０と第２論理回路９７０とを備える。前記第１論理回路９６０は、前記第１カラムブロック情報信号ＣＡ１と前記センシング保障遅延信号ＰＳＤＤとを論理演算して第２制御信号ＣＴＬ２を出力する。
前記第１論理回路９６０の構成及び具体的な動作は前述した前記第１論理回路８６０と同一なので省略する。
前記第２論理回路９７０はインバータ９７１とＮＡＮＤゲート９７２とを含む。前記インバータ９７１は、前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート９７２は、前記インバータ９７１の出力信号と前記第２制御信号ＣＴＬ２を論理演算して前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１とを出力する。
【０１０４】
前記第２サブ制御回路９５０は第１論理回路９８０と第２論理回路９９０とを含む。前記第１論理回路９８０は、前記第２カラムブロック情報信号ＣＡ２と反転された前記センシング保障遅延信号ＰＳＤＤを論理演算して第３制御信号ＣＴＬ３を出力する。
前記第１論理回路９８０の構成及び具体的な動作は前述した前記第１論理回路８８０と同一なので省略する。
前記第２論理回路９９０はインバータ９９１とＮＡＮＤゲート９９２とを含む。前記インバータ９９１は、前記第１制御信号ＣＴＬ１を反転させる。前記ＮＡＮＤゲート９９２は、前記第３制御信号ＣＴＬ３と前記インバータ９９１との出力信号を論理演算して前記第２カラムブロック制御信号ＰＣＴＬ＿ＣＡ２を出力する。
【０１０５】
前記Ｎセンスアンプ制御回路６１０はインバータ６１０で実現できる。前記インバータ６１０は前記第１制御信号ＣＴＬ１を反転させて前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬを出力する。
【０１０６】
前記ビットラインセンスアンプ駆動回路４０２の構成及び具体的な動作は前記第２実施の形態で説明したものと同一なので省略する。
【０１０７】
前記の如く構成された本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を説明すれば次の通りである。
まず、クロック信号ＣＬＫに同期して制御命令ＡＣＴＩＶＥが入力されればロウアドレスが入力される。
前記ロウアドレスが入力されればロウブロック情報信号ＲＡとセンシング保障遅延信号ＰＳＤＤとがイネーブルされ、該当ワードラインＷＬが活性化される。
【０１０８】
この後、ビットラインセンスアンプのセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされてＮセンスアンプ制御信号ＮＳＡ＿ＣＴＬと主制御信号ＰＣＴＬ＿Ｍとがイネーブルされる。
前記Ｎセンスアンプ制御信号ＮＳＡ＿ＣＴＬがイネーブルされることによって、前記Ｎセンスアンプ駆動回路６２０の前記ＮＭＯＳトランジスタ６２１がターンオンされる。
前記ＮＭＯＳトランジスタ６２１により前記ＬＡＢラインに前記第２動作電圧が供給され、前記第２動作電圧は前記ビットラインセンスアンプのＮＭＯＳトランジスタ（図４の４２）に入力される。
また、前記主制御信号ＰＣＴＬ＿Ｍがイネーブルされることにより、前記メイン駆動回路７３０のＰＭＯＳトランジスタ７３１がターンオンされる。
前記ＰＭＯＳトランジスタ７３１により前記ＬＡラインに前記第１動作電圧ＶＣＣが供給され、前記第１動作電圧ＶＣＣは前記ビットラインセンスアンプのＰＭＯＳトランジスタ（図４の４１）に入力される。
この時、前記サブ駆動回路７４０の前記ＰＭＯＳトランジスタ７５１、７６１はターンオフ状態である。
【０１０９】
この後、前記クロック信号ＣＬＫに同期して制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される。
前記カラムアドレスが入力されることにより、第１、第２カラムブロック情報信号ＣＡ１またはＣＡ２がイネーブルされる。図９では第１カラムブロックが選ばれた場合について説明する。
【０１１０】
前記第１カラムブロック情報信号ＣＡ１がイネーブルされることにより、前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１がイネーブルされる。
前記第１カラムブロック制御信号ＰＣＴＬ＿ＣＡ１により前記第１サブ駆動回路７５０のＰＭＯＳトランジスタ７５１がターンオンされる。
前記第１カラムブロックのビットラインセンスアンプには前記ＰＭＯＳトランジスタ７３１、７５１により前記第１動作電圧ＶＣＣが供給される。また、前記第２カラムブロックのビットラインセンスアンプには、前記ＰＭＯＳトランジスタ７３１により前記第１動作電圧ＶＣＣが供給される。
【０１１１】
結局、前記第１カラムブロックの前記ビットラインセンスアンプに供給される動作電圧が強化されるので、ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅されるまでの時間を短縮できる。したがって、１次増幅中のデータを取ってくるカラム選択信号ＣＳＬが発生される時、有効なデータを出力できる。
【０１１２】
図９では前記読出し制御命令ＲＥＡＤが１回入力された場合について説明したが、追加の読出し制御命令ＲＥＡＤを入力させることもできる。
センシング保障遅延信号ＰＳＤＤがイネーブルである状態で前記追加の制御命令ＲＥＡＤが入力される場合、前記制御命令ＲＥＡＤの入力時ごとに、選ばれていないカラムブロックの制御信号ＰＣＴＬ＿ＣＡ１またはＰＣＴＬ＿ＣＡ２がディセーブルされて、該当カラムブロックに配置された前記サブ駆動回路７５０または７６０がターンオフされる動作が繰り返される。
【０１１３】
この後、前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、全カラムブロックの前記制御信号ＰＣＴＬ＿ＣＡ１、ＰＣＴＬ＿ＣＡ２がイネーブルされて、全カラムブロックの前記サブ駆動回路７５０、７６０がターンオンされる。
この状態において、追加の読出し制御命令が入力されれば前記サブ駆動回路７５０、７６０は追加の読出し制御命令ＲＥＡＤによる次期データ読出し過程が完了されるまでターンオン状態を維持する。
【０１１４】
結局、前記センシング保障遅延信号ＰＳＤＤがイネーブル状態であれば、追加の読出し制御命令ＲＥＡＤの入力時ごとに選ばれていないカラムブロックに配置されたサブ駆動回路がターンオフされて、該当カラムブロックのビットラインセンスアンプに供給される動作電圧が半減される。
また、前記センシング保障遅延信号ＰＳＤＤがディセーブル状態であれば追加の読出し制御命令ＲＥＡＤが入力され、データ読出しが完了されるまで全カラムブロックのサブ駆動回路がターンオン状態を維持する。
【０１１５】
ここで、前記センシング保障遅延信号ＰＳＤＤのイネーブル区間の間、前記ビットラインＢＬ、／ＢＬ間のデータが有効な値に増幅される。
したがって、前記センシング保障遅延信号ＰＳＤＤがディセーブルされた後に追加の読出し制御命令ＲＥＡＤが入力される時、選ばれたカラムブロックのビットラインセンスアンプに供給される動作電圧が強化される必要がないので、全カラムブロックのサブ駆動回路がターンオン状態を維持しても良い。
【０１１６】
前記の如く本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路は前記第３実施の形態との組み合わせにより多様に実施できる。
【０１１７】
図１０は、本発明の第１及び第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作過程を示すフローチャート１１００である。
前記フローチャート１１００は次のような動作過程で行われる。
まず、制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力され、センシング保障遅延信号ＰＳＤＤがイネーブルされる（１１０１）。ロウアドレスが入力されることによりワードラインが活性化され、ビットラインセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされる（２２０１）。この後、メイン駆動回路と全カラムブロックのサブ駆動回路３４０、７４０とがターンオンされる（１１０３）。
ここで、前記メイン駆動回路３３０、７３０はメイン制御回路１２０、５２０から出力された主制御信号ＮＣＴＬ＿Ｍ、ＰＣＴＬ＿Ｍにより動作される。また、前記サブ駆動回路３４０、７４０は、各サブ制御回路１３０、５３０から出力された該当カラムブロック制御信号ＮＣＴＬ＿ＣＡ１及びＮＣＴＬ＿ＣＡ２、ＰＣＴＬ＿ＣＡ１及びＰＣＴＬ＿ＣＡ２により動作される。
【０１１８】
次に、読出し制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される（１１０４）。
前記カラムアドレスが入力されることにより、ターンオン状態の全カラムブロックのサブ駆動回路のうち選ばれていないカラムブロックの前記サブ駆動回路がターンオフされる（１１０５）。
結局、データが出力される選ばれたカラムブロックのビットラインセンスアンプには前記メイン駆動回路とサブ駆動回路により動作電圧が供給され、データが出力されないカラムブロックのビットラインセンスアンプには前記メイン駆動回路によりのみ動作電圧が供給される。
したがって、データが出力されるカラムブロックのビットラインセンスアンプに供給される動作電圧が強化されてデータの１次増幅に必要な時間が短縮される。
【０１１９】
この後、前記選ばれたカラムブロックからデータが出力されたか否かをチェックする（１１０６）。データが出力されていない場合、選ばれていないカラムブロックの前記サブ駆動回路はターンオフ状態を維持する。
ここで、前記データの出力有無は第２または第３制御信号ＣＴＬ２またはＣＴＬ３、すなわち、オートパルスがディセーブルされたか否かをチェックすることにより行われる。
【０１２０】
また、データが出力された場合、ターンオフ状態の選ばれていないカラムブロックの前記サブ駆動回路が再びターンオンされる（１１０７）。よって、全カラムブロックの前記メイン駆動回路及び前記サブ駆動回路がターンオン状態になる。
【０１２１】
次に、次期データ読出しのための制御命令ＲＥＡＤが入力されるか否かをチェックする（１１０８）。前記段階１１０８において前記読出し制御命令ＲＥＡＤが入力される場合、前記段階１１０４にリターンして前記過程を繰り返して行なう。
【０１２２】
前記段階１１０８において前記制御命令ＲＥＡＤが入力されない場合、前記センシング保障遅延信号ＰＳＤＤがディセーブルされたか否かをチェックする（１１０９）。
前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、次期データ読出しのための制御命令ＲＥＡＤの入力如何をチェックする（１１１０）。前記段階１１１０において前記制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力されて、全てのカラムブロックの前記サブ駆動回路がターンオンされた状態でデータが出力される（１１１１）。
【０１２３】
また、前記段階１１１０で前記制御命令ＲＥＡＤが入力されないとプリチャージ動作を行なって前記活性化されたビットラインをさらに非活性化させて終了する（１１１２）。
【０１２４】
図１１は、本発明の第３及び第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作過程を示すフローチャート１２００である。
前記フローチャート１２００は次のような動作過程で行われる。
まず、制御命令ＡＣＴＩＶＥが入力されれば、ロウアドレスが入力され、センシング保障遅延信号ＰＳＤＤがイネーブルされる（１２０１）。ロウアドレスが入力されることにより、ワードラインが活性化され、ビットラインセンシングスタート信号ＳＡ＿ＳＥ＿ＳＴがイネーブルされる（１２０２）。この後、メイン駆動回路３３０、７３０がターンオンされる（１２０３）。
ここで、前記メイン駆動回路３３０、７３０はメイン制御回路８２０、９２０から出力された主制御信号により動作される。
【０１２５】
次に、読出し制御命令ＲＥＡＤが入力されれば、カラムアドレスが入力される（１２０４）。
前記カラムアドレスが入力されることにより、全カラムブロックのサブ駆動回路のうちデータが出力される前記サブ駆動回路がターンオンされ、残りのサブ駆動回路はターンオフ状態を維持する（１２０５）。
結局、データが出力されるべきカラムブロックのビットラインセンスアンプは、前記メイン駆動回路とサブ駆動回路とにより動作電圧が供給され、データが出力されないカラムブロックのビットラインセンスアンプは前記メイン駆動回路によりのみ電圧が供給される。
【０１２６】
この後、次期データ読出しのための制御命令ＲＥＡＤが入力されるか否かをチェックする（１２０６）。次期制御命令ＲＥＡＤが入力されれば、前記段階１２０４にリターンして前記過程を繰り返して行なう。
【０１２７】
前記次期制御命令ＲＥＡＤが入力されない場合、前記センシング保障遅延信号ＰＳＤＤがディセーブルされたか否かをチェックする（１２０７）。
前記センシング保障遅延信号ＰＳＤＤは、ビットラインセンスアンプのセンシング動作のための最小限の保障遅延時間を確保するための信号である。
【０１２８】
前記センシング保障遅延信号ＰＳＤＤがディセーブルされれば、ターンオフ状態の前記サブ駆動回路がターンオンされて全カラムブロックのサブ駆動回路がターンオン状態になる（１２０８）。
【０１２９】
この後、次期データ読出しのための制御命令ＲＥＡＤの入力如何をチェックする（１２０９）。前記段階１２０９で前記制御命令ＲＥＡＤの入力されれば、前記カラムアドレスが入力されてデータが出力される（１２１０）。
【０１３０】
前記段階１２０９で次期データ読出しのための制御命令ＲＥＡＤが入力されない場合、プリチャージ動作を遂行して前記活性化されていたビットラインをさらに非活性化させて終了する（１２１１）。
【０１３１】
本発明は添付した図面に示された実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。
【０１３２】
【発明の効果】
本発明による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及びその駆動制御方法によれば、データの１次増幅に必要な時間を短縮させて、短いクロック周期でも有効なデータを出力できる。
また、本発明による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及びその駆動制御方法によれば、データが出力されるカラムブロックに供給される電圧を強化させてノイズの影響を受けず、安定したデータを迅速に出力できる。
【図面の簡単な説明】
【図１】従来のビットラインセンスアンプ駆動制御回路の一例を示す回路図である。
【図２】図１に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【図３】本発明の第１実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図４】図３に示されたビットラインセンスアンプ駆動制御回路において“Ａ”部分を詳細に表した拡大図である。
【図５】図３に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【図６】本発明の第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図７】本発明の第３実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図８】図７に示されたビットラインセンスアンプ駆動制御回路と関連した入出力信号のタイミングチャートである。
【図９】本発明の第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の回路図である。
【図１０】本発明の第１及び第２実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を示すフローチャートである。
【図１１】本発明の第３及び第４実施の形態による同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路の動作を示すフローチャートである。
【符号の説明】
１０１ ビットラインセンスアンプ制御回路
１０２ ビットラインセンスアンプ駆動回路
１０３ メモリセルアレイ
１１０ Ｎセンスアンプ制御回路
２１０ Ｐセンスアンプ制御回路
１２１ ＮＡＮＤゲート
１２２ インバータ
１３０ サブ制御回路
１４０ 第１サブ制御回路
１５０ 第２サブ制御回路
１６０、１８０ 第１論理回路
１７０、１９０ 第２論理回路
１６１、１６２、１６３、１６５ インバータ
１６４、１８４ ＮＡＮＤゲート
１６６、１８５ ＮＯＲゲート
１８１、１８２、１８３ インバータ
２１１、２１２ インバータ
２２０ Ｐセンスアンプ駆動回路
３２０ Ｎセンスアンプ駆動回路
２２１ 複数のＰＭＯＳトランジスタ
３３０ メイン駆動回路
３４０ サブ駆動回路
３５０ 第１サブ駆動回路
３６０ 第２サブ駆動回路
３３１、３５１、３６１ 複数のＮＭＯＳトランジスタ
Claims (27)
- カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路において、
ビットラインセンスアンプセンシングスタート信号と所定のロウブロック情報信号とに応答して前記ビットラインセンスアンプのセンシング動作を制御するメイン制御信号を出力するメイン制御回路と、
第１及び第２カラムブロック情報信号を含む複数のカラムブロック情報信号とセンシング保障遅延信号とに応答して複数のサブ制御信号を出力する複数のサブ制御回路と、
前記メイン制御信号に応答して前記ビットラインセンスアンプを駆動するメイン駆動回路と、
前記サブ制御信号に応答して前記ビットラインセンスアンプを駆動する複数のサブ駆動回路とを含むことを特徴とする同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記メイン駆動回路は、
前記メモリセルアレイの全カラムブロックに接して配置され、
前記各サブ駆動回路は、前記メモリセルアレイの前記カラムブロックのうち１つに各々接して配置されることを特徴とする請求項１に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記少なくとも２つのカラムブロックは第１及び第２カラムブロックを含み、
前記複数のサブ制御信号は、
前記第１カラムブロックのビットラインセンスアンプを制御する前記第１カラムブロック制御信号と、
前記第２カラムブロックのビットラインセンスアンプを制御する前記第２カラムブロック制御信号とを含むことを特徴とする請求項１に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記複数のサブ制御回路は、
第１カラムブロック情報信号と前記センシング保障遅延信号とに応答して前記第２カラムブロック制御信号を出力する第１サブ制御回路と、
第２カラムブロック情報信号と前記センシング保障遅延信号とに応答して前記第１カラムブロック制御信号を出力する第２サブ制御回路とを含むことを特徴とする請求項３に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記メイン制御回路は、
ビットラインセンスアンプのセンシングスタート信号と所定のロウブロック情報信号とに応答して第１制御信号を出力する第１論理回路と、
前記第１制御信号に応答して前記メイン制御信号を出力する第２論理回路とを含み、
前記第１サブ制御回路は前記第１カラムブロック情報信号と前記センシング保障遅延信号とに応答して第２制御信号を出力する第１論理回路と、
前記第２制御信号と前記第１制御信号とに応答して前記第２カラムブロック制御信号を出力する第２論理回路とを含み、
前記第２サブ制御回路は、前記第２カラムブロック情報信号と前記センシング保障遅延信号とに応答して第３制御信号を出力する第１論理回路と、
前記第３制御信号と前記第１制御信号とに応答して前記第１カラムブロック制御信号を出力する第２論理回路とを含むことを特徴とする請求項４に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記第１カラムブロック制御信号は、前記第３制御信号がイネーブルされる時にディセーブルされ、
前記第２カラムブロック制御信号は、前記第２制御信号がイネーブルされる時ディセーブルされることを特徴とする請求項５に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記第２及び第３制御信号は、
オートパルス信号であることを特徴とする請求項６に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記複数のサブ駆動回路は、
前記第１カラムブロック制御信号により制御されて前記第１カラムブロックのビットラインセンスアンプを駆動する第１サブ駆動回路と、
前記第２カラムブロック制御信号により制御されて前記第２カラムブロックのビットラインセンスアンプを駆動する第２サブ駆動回路とを含むことを特徴とする請求項３に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記第１及び第２サブ駆動回路は、
前記第１カラムブロック情報信号と前記第２カラムブロック情報信号のうちいずれか１つと前記センシング保障遅延信号がイネーブルされる時、前記第１及び第２サブ駆動回路のうちいずれか１つの前記サブ駆動回路がターンオフされ、残りの前記サブ駆動回路はターンオン状態を維持することを特徴とする請求項８に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記第１及び第２サブ駆動回路は、
前記センシング保障遅延信号がイネーブルされる時、前記第１及び第２サブ駆動回路のうちいずれか１つの前記サブ駆動回路がターンオンされ、残りの前記サブ駆動回路はターンオフ状態を維持することを特徴とする請求項８に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記第１サブ駆動回路は、複数の第１ＮＭＯＳトランジスタを含み、
前記第１ＮＭＯＳトランジスタの各ドレインは、前記第１カラムブロックに配列される前記ビットラインセンスアンプに所定の第１動作電圧が供給されるように第１ローカルアレイバーラインに連結され、前記第１ＮＭＯＳトランジスタの各ゲートは、前記第１カラムブロック制御信号に連結され、前記第１ＮＭＯＳトランジスタの各ソースはグラウンドに連結され、
前記第２サブ駆動回路は、複数の第２ＮＭＯＳトランジスタを含み、
前記第２ＮＭＯＳトランジスタの各ドレインは、前記第２カラムブロックに配列される前記ビットラインセンスアンプに前記所定の第１動作電圧が供給されるように第２ローカルアレイバーラインに連結され、前記第２ＮＭＯＳトランジスタの各ゲートは、前記第２カラムブロック制御信号に連結され、前記第２ＮＭＯＳトランジスタの各ソースはグラウンドに連結されることを特徴とする請求項８に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - 前記第１サブ駆動回路は、複数の第１ＰＭＯＳトランジスタを含み、
前記第１ＰＭＯＳトランジスタの各ドレインは、前記第１カラムブロックに配列される前記ビットラインセンスアンプに所定の第２動作電圧が供給されるように第１ローカルアレイラインに連結され、前記第１ＰＭＯＳトランジスタの各ゲートは、前記第１カラムブロック制御信号に連結され、前記第１ＰＭＯＳトランジスタの各ソースは、内部電圧に連結され、
前記第２サブ駆動回路は、複数の第２ＰＭＯＳトランジスタを含み、
前記第２ＰＭＯＳトランジスタの各ドレインは、前記第２カラムブロックに配列される前記ビットラインセンスアンプに前記所定の第２動作電圧が供給されるように第２ローカルアレイラインに連結され、前記第２ＰＭＯＳトランジスタの各ゲートは、前記第２カラムブロック制御信号に連結され、前記第２ＰＭＯＳトランジスタの各ソースは内部電圧に連結されることを特徴とする請求項８に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路。 - カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法において、
（ａ）ロウアドレスを受信し、センシング保障遅延信号をイネーブルする段階と、
（ｂ）前記受信されるロウアドレスによりワードラインを活性化させ、ビットラインセンスアンプセンシングスタート信号をイネーブルする段階と、
（ｃ）全カラムブロックのメイン駆動回路と複数のサブ駆動回路とをターンオンさせて前記全カラムブロックの前記ビットラインセンスアンプに動作電圧を供給する段階と、
（ｄ）カラムアドレスが受信されれば、前記カラムアドレスにより選ばれていないカラムブロックのサブ駆動回路をターンオフさせて、前記選ばれていないカラムブロックの前記ビットラインセンスアンプに前記動作電圧の供給を一時的に中断させる段階と、
（ｅ）所定時間後、前記（ｄ）段階においてターンオフされた前記選ばれていないカラムブロックの前記サブ駆動回路をターンオンさせる段階とを含むことを特徴とする同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。 - 前記サブ駆動回路をターンオンさせた後、前記メモリセルアレイから他のデータを読出すための追加カラムアドレスが受信されれば、前記（ｄ）及び（ｅ）段階を行うことを特徴とする請求項１３に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。
- 前記所定時間は、
前記カラムアドレスにより選ばれたカラムブロックからデータが出力される時間であることを特徴とする請求項１３に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。 - 前記サブ駆動回路をターンオンさせた後、前記センシング保障遅延信号がディセーブルされた後に、前記メモリセルアレイからさらに他のデータを読出すための追加カラムアドレスが受信されれば、前記メイン駆動回路及び全てのサブ駆動回路のターンオン状態を維持することを特徴とする請求項１３に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。
- 前記メイン駆動回路は、ビットラインセンスアンプセンシングスタート信号とロウブロック情報信号とに応答するメイン制御信号により制御され、
前記複数のサブ駆動回路は、カラムブロック情報信号とセンシング保障遅延信号とに各々応答する複数のサブ制御信号により各々制御されることを特徴とする請求項１３に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。 - カラムアドレスにより分けられる少なくとも２つのカラムブロックを含むメモリセルアレイと、前記メモリセルアレイからビットラインに出力されるデータをセンシングする複数のビットラインセンスアンプとを備える同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法において、
（ａ）ロウアドレスを受信し、センシング保障遅延信号をイネーブルする段階と、
（ｂ）前記受信されるロウアドレスによりワードラインを活性化させ、ビットラインセンスアンプセンシングスタート信号をイネーブルする段階と、
（ｃ）メイン駆動回路をターンオンさせて全てのカラムブロックの前記ビットラインセンスアンプに動作電圧を供給する段階と、
（ｄ）カラムアドレスが受信されれば、選ばれていないカラムブロックのサブ駆動回路がオフ状態で維持される間、前記カラムアドレスにより選択されるカラムブロックのサブ駆動回路をターンオンさせて前記選ばれたカラムブロックの前記ビットラインセンスアンプに前記動作電圧を供給する段階とを含むことを特徴とする同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。 - 前記サブ駆動回路をターンオンさせた後、前記メモリセルアレイから他のデータを読出すための追加カラムアドレスが受信されれば、前記（ｄ）及び（ｅ）段階を行うことを特徴とする請求項１８に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。
- 前記サブ駆動回路をターンオンさせた後、前記センシング保障遅延信号がディセーブルされた後に、前記メモリセルアレイからさらに他のデータを読出すための追加カラムアドレスが受信されれば、全てのカラムブロックの前記サブ駆動回路がターンオン状態になるように前記選ばれていないカラムブロックの前記サブ駆動回路をターンオンさせることを特徴とする請求項１８に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。
- 前記メイン駆動回路は、ビットラインセンスアンプのセンシングスタート信号とロウブロック情報信号とに応答して得られるメイン制御信号により制御され、
前記複数のサブ駆動回路は、複数のカラムブロック情報信号とセンシング保障遅延信号とに応答して各々得られる複数のサブ制御信号により制御されることを特徴とする請求項１８に記載の同期式ＤＲＡＭのビットラインセンスアンプ駆動制御方法。 - カラムアドレスにより分けられる少なくとも第１カラムブロック及び第２カラムブロックを含むメモリセルアレイと、
前記メモリセルアレイの前記第１カラムブロックから出力されるデータをセンシングするように構成される複数の第１ビットラインセンスアンプと、
前記メモリセルアレイの前記第２カラムブロックから出力されるデータをセンシングするように構成される複数の第２ビットラインセンスアンプと、
ロウアドレス選択信号に応答して前記第１及び第２ビットラインセンスアンプに動作電圧を供給し、前記第１カラムブロックのカラムアドレスを選ぶカラム選択信号に応答して前記複数の第２ビットラインセンスアンプに動作電圧の供給を一時中断するビットラインセンスアンプ駆動制御回路とを含むことを特徴とする同期式ＤＲＡＭ。 - 前記ビットラインセンスアンプ駆動制御回路は、
前記複数の第２ビットラインセンスアンプに前記動作電圧の供給を一時中断し、所定時間が経過した後、前記複数の第２ビットラインセンスアンプに前記動作電圧をさらに供給することを特徴とする請求項２２に記載の同期式ＤＲＡＭ。 - カラムアドレスにより分けられる少なくとも第１カラムブロック及び第２カラムブロックを含むメモリセルアレイと、前記メモリセルアレイの前記第１カラムブロックから出力されるデータをセンシングするように構成される複数の第１ビットラインセンスアンプ、及び前記メモリセルアレイの前記第２カラムブロックから出力されるデータをセンシングするように構成される複数の第２ビットラインセンスアンプとを備える同期式ＤＲＡＭの動作方法において、
ロウアドレス信号に応答して前記第１及び第２ビットラインセンスアンプに動作電圧を供給する段階と、
前記第１カラムブロックのカラムアドレスを選ぶカラム選択信号に応答して前記複数の第２ビットラインセンスアンプに動作電圧の供給を一時中断する段階とを含むことを特徴とする同期式ＤＲＡＭの動作方法。 - 前記複数の第２ビットラインセンスアンプに動作電圧の供給を一時中断し、所定時間の経過後、前記複数の第２ビットラインセンスアンプに前記動作電圧をさらに供給する段階をさらに含むことを特徴とする請求項２４に記載の同期式ＤＲＡＭの動作方法。
- カラムアドレスにより分けられる少なくとも第１カラムブロック及び第２カラムブロックを含むメモリセルアレイと、
前記メモリセルアレイの前記第１カラムブロックから出力されるデータをセンシングするように構成される複数の第１ビットラインセンスアンプと、
前記メモリセルアレイの前記第２カラムブロックから出力されるデータをセンシングするように構成される複数の第２ビットラインセンスアンプと、
ロウアドレス選択信号に応答して前記第１及び第２ビットラインセンスアンプの動作電圧を増加させ、前記第１カラムブロックのカラムアドレスを選ぶカラム選択信号に応答して前記複数の第２ビットラインセンスアンプの前記動作電圧を減少させるビットラインセンスアンプ駆動制御回路とを備えることを特徴とする同期式ＤＲＡＭ。 - カラムアドレスにより分けられる少なくとも第１カラムブロック及び第２カラムブロックを含むメモリセルアレイと、前記メモリセルアレイの前記第１カラムブロックから出力されるデータをセンシングするように構成される複数の第１ビットラインセンスアンプ、及び前記メモリセルアレイの前記第２カラムブロックから出力されるデータをセンシングするように構成される複数の第２ビットラインセンスアンプとを備える同期式ＤＲＡＭの動作方法において、
ロウアドレス信号に応答して前記第１及び第２ビットラインセンスアンプの動作電圧を増加させる段階と、
前記第１カラムブロックのカラムアドレスを選ぶカラム選択信号に応答して前記複数の第２ビットラインセンスアンプの動作電圧を減少させる段階とを含むことを特徴とする同期式ＤＲＡＭの動作方法。
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