JP2000268568A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置でのメモリセルから情報を読
み出す場合又はメモリセルに情報を書きこむ場合のアク
セス速度を損なうことなく，半導体記憶装置の消費電力
を従来と比較して減少させることが可能となる半導体記
憶装置を提供することを目的とする。 【解決手段】 アドレス信号からの情報を入力して，所
望のセンスアンプ回路をオンオフさせしめる信号をすべ
てのセンスアンプ回路に出力する起動回路を有して成る
ことによる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，ダイナミック型半
導体記憶装置に関し，特にメモリセルから情報を読み出
す又はメモリセルに情報を書き込む場合のセンスアンプ
回路の制御方式に関する。

【０００２】

【従来の技術】一般に，大容量化，高速化かつ低消費電
力化が求められている半導体記憶装置の中で，それらの
要求に適う最も著しい技術進歩を遂げているものにＭＯ
Ｓ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。

【０００３】従来の一般的な半導体記憶装置を示す図４
を参照して，その構成と動作を説明する。また本明細書
では，同一又は同等のものには同一符号を付して説明す
る。従来の一般的な半導体記憶装置の構成と動作は，外
部アドレス入力端子１３（Ａ０，Ａ１）からアドレス信
号を入力して，その信号をロウアドレスラッチ回路３に
入力する。タイミングジェネレータ８からの時系列で与
えられたＲＡＳ（Ｒｏｗ ＡｄｄｒｅｓｓＳｔｒｏｂ
ｅ）信号により，ロウアドレス信号は時分割でロウアド
レスデコーダ５に入力される。複数のワード線からロウ
アドレス信号により，一つのワード線が選択される。選
択されたワード線にはパルス電圧が印加され，そのワー
ド線上のすべてのメモリセルがオンされ，キャパシタが
保持していた電荷がデジット線（Ｄ１〜Ｄ４，Ｄ１’〜
Ｄ４’）に伝送される。その伝送された信号がセンスア
ンプ回路６（ＳＡ１〜ＳＡ４）によって検知され，差動
センス機能によりそのセンスアンプ回路６に接続してア
ドレス信号によりオンされたメモリセルの情報が「０」
であるか「１」であるかを判定し，その判定した信号を
増幅する。なお，デジット線のセンスアンプ回路６と接
続している端と別の一端は，トランジスタのソースとド
レインを通じてある値の電源電圧と接続している。ま
た，対になっているデジット線（Ｄ１とＤ１’，Ｄ２と
Ｄ２’，Ｄ３とＤ３’，Ｄ４とＤ４’）は，トランジス
タのソースとドレインをそれぞれデジット線Ｄ１とＤ
１’，Ｄ２とＤ２’，Ｄ３とＤ３’，Ｄ４とＤ４’に接
続している。それらのトランジスタは，タイミングジェ
ネレータ８によってオンオフ制御されている。次に外部
アドレス入力端子１３（Ａ０，Ａ１）からアドレス信号
を入力して，その信号をカラムアドレスラッチ回路２に
入力する。タイミングジェネレータ８からの時系列で与
えられたＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）信号により，カラムアドレス信号は時分割で
カラムアドレスデコーダ４に入力される。このカラムア
ドレスデコーダ４によりあるビット線（すなわち一対の
ディジット線，例えばＤ２，Ｄ２’）を選択する。次に
選択されたビット線（例えばＤ２，Ｄ２’）に接続され
ているカラムスイッチ７のみがオンし，上述したように
センスアンプ回路６（例えばＳＡ２）で増幅された信号
が，データバスから出力回路へ伝達されることになる。

【０００４】上述したように，ＤＲＡＭのメモリセルの
基本構成は１個のキャパシタと１個のトランジスタから
なっており，キャパシタに蓄えられる電荷量の有無でそ
のメモリセルの情報が決定される。このようなＤＲＡＭ
では，キャパシタが蓄えることのできる電荷量がＲＡＭ
の性能を大きく左右する。最近では，大容量化に伴って
微細化された素子が用いられるため，キャパシタに蓄え
られる電荷量の確保が困難になっている。現在のＤＲＡ
Ｍでは，キャパシタに蓄えられる電荷量が小さく，メモ
リセルからの極めて微小の信号を検出し増幅するため
に，図４に示すように，電源電圧を供給されたビット線
（すなわち一対のディジット線Ｄ，Ｄ’）のそれぞれに
複数のメモリセルが接続され，これらのディジット線の
電圧が入力電圧となるセンスアンプ回路６を備えてい
る。メモリセルから情報の読み出しを行う場合は，この
センスアンプ回路６がビット線での電位の微小な変動を
検出し増幅する。その増幅された信号がカラムスイッチ
７を通過し，データバスから出力回路９へ伝達される。

【０００５】ＤＲＡＭでは，行列上に配置されたメモリ
セルの位置を指定するために，アドレス入力信号として
行アドレスを指定するＲＡＳ信号及び列アドレスを指定
するＣＡＳ信号の２種類の信号があり，タイミングジェ
ネレータ６により時分割で入力される。具体的にメモリ
セルＭＣ１２からの記憶データの読み出し動作を図４を
参照して説明する。外部アドレス端子１３（Ａ０，Ａ
１）からロウアドレス信号Ａ０，Ａ１を入力し，外部Ｒ
ＡＳ端子からＲＡＳ信号を入力し，ロウアドレスラッチ
回路３でロウアドレスをラッチし，そのラッチした信号
をロウアドレスデコーダ５に送りワード線Ｗ１を選択
し，そのワード線Ｗ１にパルス電圧を印加し，その選択
されたワード線Ｗ１上の全メモリセル（情報を読み出そ
うとしている所望の選択メモリセルだけでなく非選択メ
モリセルも含む）のトランジスタがオンし，キャパシタ
からキャパシタが保持していた電荷をそれぞれのキャパ
シタが接続しているビット線に伝達し，センスアンプ回
路６（ＳＡ２）によって増幅する。次に外部アドレス端
子１３（Ａ０，Ａ１）からカラムアドレス信号Ａ０，Ａ
１を入力し，外部ＣＡＳ端子からＣＡＳ信号を入力し，
カラムアドレスラッチ回路２でカラムアドレスをラッチ
し，そのラッチした信号をカラムアドレスデコーダ４に
よりビット線（ディジット線対Ｄ２，Ｄ２’）を選択す
る。選択されたビット線（Ｄ２，Ｄ２’）に接続されて
いるカラムスイッチ７のみがオンし，上述したようにセ
ンスアンプ回路６（ＳＡ２）で増幅された信号が，デー
タバスから出力回路９へ伝達されることとなる。

【０００６】したがって，メモリセルから情報の読み出
しを行う場合は，選択ワード線Ｗ１上の全ての非選択メ
モリセルの記憶データがそれぞれのビット線に読み出さ
れ，その記憶データ信号はそれぞれのセンスアンプ回路
６（ＳＡ１〜ＳＡ４）で増幅される。このことは，メモ
リセルの記憶データは一度破壊されることになり，セン
スアンプ回路６（ＳＡ１〜ＳＡ４）で増幅された信号電
圧をもう一度それぞれのメモリセルに再書き込みする必
要がある。選択メモリセルＭＣ１２への書き込み動作
は，上述の非選択メモリセルの記憶データ破壊を防ぐた
めに，書き込みに先立って選択ワード線Ｗ１上の全メモ
リセルに対して読み出し動作を行い，それぞれのビット
線にメモリセル増幅データを一旦保持する。その後，カ
ラムスイッチ７をオンにして，選択したビット線Ｗ１上
の増幅データを外部（Ｉ／Ｏ）からの書き込みデータで
強制的に置き換えて，選択メモリセルＭＣ１２のキャパ
シタにその書き込みデータを入力する。したがって，同
じワード線Ｗ１上の非選択メモリセルでは，読み出し，
書き込み動作が不要であるにも関わらず，微小信号読み
出し，増幅，再書き込みといった一連の動作が行われて
おり，消費電力的に増大する要因となっていた。

【０００７】

【発明が解決しようとする課題】以上の従来技術におけ
る問題に鑑み，本発明は，半導体記憶装置でのメモリセ
ルから情報を読み出す場合又はメモリセルに情報を書き
こむ場合のアクセス速度を損なうことなく，半導体記憶
装置の消費電力を従来と比較して減少させることが可能
となる半導体記憶装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】前記課題を解決する本出
願第１の発明の半導体記憶装置は，アドレス信号からの
情報を入力して，所望のセンスアンプ回路をオンオフさ
せしめる信号をすべてのセンスアンプ回路に出力する起
動回路を有して成ることを特徴とする。

【０００９】したがって，本出願第１の発明の半導体記
憶装置によれば，アドレス信号により，読み出すべき又
は書き込むべきメモリセルが定まり，そのメモリセルか
ら情報を読み出す場合又はメモリセルに情報を書き込む
場合にその情報信号を増幅するセンスアンプ回路のみを
オンすることができ，このメモリセルの情報を読み出す
又はこのメモリセルに情報を書き込む場合には不要な他
のセンスアンプ回路は，オフしておくことができ，ある
メモリセルを読み出す又は書き込む場合にアクセス速度
を損なうことなく，ＤＲＡＭの消費電力を従来と比較し
て減少させることができる。

【００１０】本出願第２の発明は，本出願第１の発明の
半導体記憶装置において，前記起動回路は，カラムアド
レスデコーダの出力信号とタイミングジェネレータから
のセンスアンプ回路起動信号を入力して，すべてのセン
スアンプ回路にオンオフ信号を出力するセレクタ回路を
有して成ることを特徴とする。また，本出願第３の発明
は，本出願第１の発明の半導体記憶装置において，前記
起動回路は，カラムアドレスデコーダの出力信号を入力
して，すべてのセンスアンプ回路にオンオフ信号を出力
するセンスアンプ駆動回路を有して成ることを特徴とす
る。

【００１１】したがって，以上の本出願第２の発明及び
第３の発明の半導体記憶装置によれば，読み出すべき又
は書き込むべきメモリセルのカラムアドレス信号によ
り，作動すべきセンスアンプ回路が定まり，そのメモリ
セルからの情報信号をすべてのセンスアンプ回路に伝送
して，読み出すべき又は書き込むべきメモリセルに必要
なセンスアンプ回路のみを作動させ，その他の不要なセ
ンスアンプ回路は作動させない様にすることができ，あ
るメモリセルから情報を読み出す又はあるメモリセルに
情報を書き込む場合にアクセス速度を損なうことなく，
ＤＲＡＭの消費電力を従来と比較して減少させることが
できる。

【００１２】本出願第４の発明の半導体記憶装置は，ア
ドレス信号からの情報を入力して，すべてのセンスアン
プ回路を個別にオンオフさせしめるスイッチ機構を有す
るオンオフ回路を有して成すことを特徴とする。

【００１３】したがって，以上の本出願第４の発明の半
導体記憶装置によれば，アドレス信号により，読み出す
べき又は書き込むべきメモリセルが定まり，そのメモリ
セルから情報を読み出す場合又はそのメモリセルに情報
を書き込む場合にスイッチ機構によりそのメモリセルか
らの情報信号を増幅するセンスアンプ回路のみを作動さ
せることができ，このメモリセルに情報を読み出す又は
このメモリセルに情報を書き込む場合には不要な他のセ
ンスアンプ回路は作動させず，あるメモリセルから情報
を読み出す場合又はあるメモリセルに情報を書き込む場
合にアクセス速度を損なうことなく，ＤＲＡＭの消費電
力を従来と比較して減少させることができる。

【００１４】本出願第５の発明は，本出願第４の発明の
半導体記憶装置において，前記オンオフ回路は，メモリ
セルとセンスアンプ回路との間のビット線上に設置さ
れ，カラムアドレスデコーダの出力信号を入力して，ス
イッチをオンオフすることによりメモリセルとセンスア
ンプ回路とを接続するビット線を接続又は断絶するスイ
ッチ回路を有して成ることを特徴とする。

【００１５】したがって，以上の本出願第５の発明の半
導体記憶装置によれば，アドレス信号により，読み出す
べき又は書き込むべきメモリセルが定まり，そのメモリ
セルから情報を読み出す場合又はメモリセルに情報を書
き込む場合にそのメモリセルからの信号を増幅するセン
スアンプ回路のみをビット線と接続することができ，こ
のメモリセルから情報を読み出す場合又はこのメモリセ
ルに情報を書き込む場合には不要な他のセンスアンプ回
路は，ビット線と接続せず，あるメモリセルから情報を
読み出す場合又はあるメモリセルに情報を書き込む場合
にアクセス速度を損なうことなく，ＤＲＡＭの消費電力
を従来と比較して減少させることができる。

【００１６】本出願第６の発明は，本出願第１〜本出願
第５の発明の半導体記憶装置において，ロウアドレス信
号を入力する端子と，カラムアドレス信号を入力する端
子と，を別の端子とすることを特徴とする。

【００１７】したがって，以上の本出願第６の発明の半
導体記憶装置によれば，アドレス信号を入力する端子を
ロウアドレス信号とカラムアドレス信号とで分離したこ
とにより，メモリセルから情報を読み出す速度とメモリ
セルに情報を書き込む速度の高速化，ＤＲＡＭの消費電
力の低消費化が可能となる。

【００１８】

【発明の実施の形態】第１の実施の形態 本発明における第１の実施の形態の半導体記憶装置を図
１を参照して説明する。アドレス入力をロウアドレスＡ
０，Ａ１と，カラムアドレスＡ２，Ａ３のように非アド
レス多重化方式とし，外部アドレス入力端１であるロウ
アドレス入力端子（Ａ０，Ａ１）とカラムアドレス入力
端子（Ａ２，Ａ３）と，所定のある一つのセンスアンプ
回路のみを動作させるためのセレクタ回路１０を設け
る。ロウアドレス入力端子（Ａ０，Ａ１）はロウアドレ
スラッチ回路と接続し，カラムアドレス入力端子（Ａ
２，Ａ３）は，カラムアドレスラッチ回路２と接続して
いる。セレクタ回路１０はカラムデコーダ４の出力端か
ら信号とタイミングジェネレータ８からの信号とを入力
し，すべてのセンスアンプ回路６に信号を出力すること
ができるように接続されている。また，タイミングジェ
ネレータ８からロウアドレスラッチ回路３及びカラムア
ドレスラッチ回路２に，一つの線でアドレスラッチ回路
を制御するＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）信号が伝送
される。その他の本実施の形態に係る半導体記憶装置
は，従来の半導体記憶装置と同様の構成を備えて成る。
すなわち，ロウアドレスラッチ回路３からの信号を入力
して，選択する所望のワード線を印可するロウアドレス
デコーダ５と，カラムアドレスラッチ回路２から信号を
入力して作動したいセンスアンプ回路６に付随するカラ
ムスイッチ７をオンするカラムアドレスデコーダ４と，
メモリセルのトランジスタのゲートと接続するワード線
と，メモリセル内の情報の読出し及びメモリセルに情報
を書き込むためのセンスアンプ回路６と接続するビット
線と，ビット線をプリチャージするための電源電圧と，
メモリセル内の情報を出力する出力回路９と，から構成
される。本構成により，アドレス信号入力とほぼ同時
に，作動するセンスアンプ回路６（ＳＡ１〜ＳＡ４）を
セレクタ回路１０で選択可能とすることができる。すな
わち，選択メモリセルＭＣ１２のセンスアンプ回路６
（ＳＡ２）のみ作動させ，非選択メモリセルのセンスア
ンプ回路６（ＳＡ１，ＳＡ３，ＳＡ４）は作動させない
ことが可能となる。

【００１９】また，本実施例と第２及び第３の実施例で
は，ページモードやバーストモードのように同一ワード
線（本実施例ではＷ１）上のメモリセルを多数選択する
場合においても，選択されたメモリセル分だけのビット
線に接続されているセンスアンプ回路を先取りして作動
することができ，アクセス速度を損なうことがない。本
発明の図１〜図３では，１６ｂｉｔのメモリとして説明
しているが，他の容量のメモリにも適用可能である。

【００２０】次に，本発明における第１の実施の形態の
半導体記憶装置の動作を図１を参照して説明する。ここ
では，具体的にメモリセルＭＣ１２からの記憶データの
読み出し動作を説明する。外部アドレス入力端子（Ａ
０，Ａ１，Ａ２，Ａ３）からロウアドレス信号Ａ０，Ａ
１とカラムアドレス信号Ａ２，Ａ３を同時に入力し，タ
イミングジェネレータ８の外部ＣＳ端子からＣＳ信号を
入力し，ロウアドレスラッチ回路３ではロウアドレスＡ
０，Ａ１をＣＳ信号がラッチし，カラムアドレスラッチ
回路２ではカラムアドレスＡ２，Ａ３をＣＳ信号がラッ
チする。ロウアドレスラッチ回路３からの信号は，ロウ
アドレスデコーダ５に送り，ワード線Ｗ１を選択し，ワ
ード線Ｗ１にパルス電圧を印加し，選択されたワード線
Ｗ１上の全メモリセル（所望の選択メモリセルでない非
選択メモリセルも含む）のトランジスタがオンし，キャ
パシタが保持していた電荷がデジット線（Ｄ２，Ｄ
２’）に伝送される。カラムアドレスラッチ回路２から
の信号は，カラムアドレスデコーダ４によりビット線Ｄ
２，Ｄ２’を選択する。各ビット線に接続されているセ
ンスアンプ回路６（ＳＡ１〜ＳＡ４）には，センスアン
プ起動信号とカラムアドレスデコードされた信号の入力
からなるセレクタ回路１０の出力が入力される回路構成
としているので，選択ビット線Ｗ１の決定に伴い，接続
されているセンスアンプ回路６（ＳＡ２）のみ差動させ
る。このとき，非選択ビット線に接続されているセンス
アンプ回路６（ＳＡ１，ＳＡ３，ＳＡ４）は，セレクタ
回路１０の動作より，選択されず作動しない。選択され
作動するセンスアンプ回路６（ＳＡ２）に付随したカラ
ムスイッチ７がオンし，センスアンプ回路６（ＳＡ２）
で増幅された信号が，データバスから出力回路９へ伝達
される。

【００２１】したがって，読み出し動作では，選択ワー
ド線Ｗ１上の選択メモリセルＭＣ１２の記憶データのみ
をセンスアンプ回路６（ＳＡ２）で増幅し，非選択メモ
リセルは増幅されないので，非選択メモリセルの記憶デ
ータは破壊されることがなく，センスアンプ回路６（Ｓ
Ａ２）で増幅された信号電圧をもう一度それぞれのメモ
リセルＭＣ１２に再書き込みする必要もない。選択メモ
リセルＭＣ１２への書き込み動作は，書き込みに先立っ
て選択ワード線Ｗ１上の全メモリセルに対して読み出し
動作を行う。すなわち，選択メモリセルＭＣ１２のビッ
ト線（ディジット線対Ｄ２，Ｄ２）のメモリセルデータ
のみ増幅し，一旦センスアンプ回路６（ＳＡ２）内で保
持する。一方，非選択メモリセルのビット線のメモリセ
ルデータは，センスアンプ回路６（ＳＡ１，ＳＡ３，Ｓ
Ａ４）で増幅しないのでメモリセル増幅データは保持さ
れない。その後にカラムスイッチ７をオンにして，選択
したビット線Ｗ１上の増幅データを外部（Ｉ／Ｏ）から
の書き込みデータで強制的に置き換えて，選択メモリセ
ルＭＣ１２のキャパシタにデータを入力する。したがっ
て，同じワード線Ｗ１上の非選択メモリセルでは，読み
出し，書き込み動作に関わらず，微小信号を読み出すが
増幅することないので，消費電力をおさえることが可能
となる。

【００２２】以上の本発明の第１の実施の形態の半導体
装置によれば，カラムアドレスデコーダ４の出力信号と
タイミングジェネレータ８からのセンスアンプ回路起動
信号を入力として，すべてのセンスアンプ回路６に駆動
信号を出力するセレクタ回路１０を有して成ることによ
り，半導体記憶装置でのメモリセルから情報を読み出す
場合又はメモリセルに情報を書き込む場合のアクセス速
度を損なうことなく，半導体記憶装置の消費電力をおさ
えることが可能となる半導体記憶装置を提供することが
可能となる。

【００２３】第２の実施の形態 本発明における第２の実施の形態の半導体記憶装置を図
２を参照して説明する。本発明における第２の実施の形
態の半導体記憶装置の構成は，センスアンプ起動回路１
１が，カラムアドレスデコーダ４の出力端をセンスアン
プ起動回路１１の入力端と接続し，カラムスイッチ７の
ゲートとセンスアンプ起動回路１１の出力端とを接続す
るように設置される。このセンスアンプ起動回路１１に
カラムアドレス信号の情報により，読み出したいメモリ
セルに接続するセンスアンプ回路６のみを作動すること
が可能になる。セレクタ回路を設置しないこと以外は，
第１の実施の形態の半導体記憶装置と同様の構成を備え
て成る。

【００２４】次に，本発明における第２の実施の形態の
半導体記憶装置の動作を図２を参照して説明する。ここ
では，具体的にメモリセルＭＣ１２からの記憶データの
読み出し動作を説明する。第２の実施の形態の半導体記
憶装置の動作は，セレクタ回路により所望のセンスアン
プ回路６を選択して作動させること以外は，第１の実施
の形態と同様である。読み出したいメモリセルに接続し
ているセンスアンプ回路６のみを作動するために，各ビ
ット線に接続されているセンスアンプ回路６（ＳＡ１〜
ＳＡ４）には，各カラムアドレスデコーダ４の出力信号
を入力するセンスアンプ起動回路１１がカラムアドレス
デコーダ信号により作動すべきセンスアンプ回路６を検
知し，そのセンスアンプ回路６を作動させる信号をその
センスアンプ回路６に伝送する。これによって，非選択
ビット線に接続されているセンスアンプ回路６（ＳＡ
１，ＳＡ３，ＳＡ４）は，センスアンプ起動回路１１の
動作より，選択されず作動しない。選択され作動するセ
ンスアンプ回路６（ＳＡ２）に付随したカラムスイッチ
７がオンし，センスアンプ回路６（ＳＡ２）で増幅され
た信号が，データバスから出力回路９へ伝達される。

【００２５】以上の本発明の第２の実施の形態の半導体
装置によれば，カラムアドレスデコーダ４の出力信号を
入力として，すべてのセンスアンプ回路６に駆動信号を
出力するセンスアンプ駆動回路１１を有して成ることに
より，半導体記憶装置でのメモリセルから情報を読み出
す場合又はメモリセルに情報を書き込む場合のアクセス
速度を損なうことなく，半導体記憶装置の消費電力をお
さえることが可能となる半導体記憶装置を提供すること
が可能となる。

【００２６】第３の実施の形態 本発明における第３の実施の形態の半導体記憶装置を図
３を参照して説明する。本発明における第３の実施の形
態の半導体記憶装置の構成は，スイッチ回路１２が，各
ビット線をスイッチ回路１２の入力端と接続し，カラム
アドレスデコーダ４の出力端をスイッチ回路１２の入力
端と接続し，センスアンプ回路６の入力端とスイッチ回
路１２の出力端と接続し，カラムスイッチ７のゲートと
スイッチ回路１２と接続するように設置する。この場
合，センスアンプ回路６と各ビット線は，スイッチ回路
１２を介して接続している。このスイッチ回路１２にカ
ラムアドレス信号の情報により，読み出したいメモリセ
ルに接続するセンスアンプ回路６のみを作動することが
可能になる。セレクタ回路を設置しないこと以外は，第
１の実施の形態の半導体記憶装置と同様の構成を備えて
成る。

【００２７】次に，本発明における第３の実施の形態の
半導体記憶装置の動作を図３を参照して説明する。ここ
では，具体的にメモリセルＭＣ１２からの記憶データの
読み出し動作を説明する。第２の実施の形態の半導体記
憶装置の動作は，セレクタ回路により所望のセンスアン
プ回路を選択して作動させること以外は，第１の実施の
形態と同様である。読み出したいメモリセルに接続して
いるセンスアンプ回路６のみを作動するために，各ビッ
ト線に接続されているセンスアンプ回路６（ＳＡ１〜Ｓ
Ａ４）には，各カラムアドレスデコーダ４の出力信号を
入力するスイッチ回路１２がカラムアドレスデコーダ信
号により選択ビット線のみオンし，非選択のビット線は
オフに，選択ビット線Ｄ２，Ｄ２’対のみセンスアンプ
回路６（ＳＡ２）に接続し，非選択ビット線のセンスア
ンプ回路６（ＳＡ１，ＳＡ３，ＳＡ４）に通じるパスを
遮断する。これによって，非選択ビット線に接続されて
いるセンスアンプ回路６（ＳＡ１，ＳＡ３，ＳＡ４）
は，スイッチ回路１２の動作より，選択されず作動しな
い。選択され作動するセンスアンプ回路６（ＳＡ２）に
付随したカラムスイッチ７がオンし，センスアンプ回路
６（ＳＡ２）で増幅された信号が，データバスから出力
回路９へ伝達される。

【００２８】以上の本発明の第３の実施の形態の半導体
装置によれば，起動回路は，メモリセルとセンスアンプ
回路６との間のビット線上に設置され，カラムアドレス
デコーダ４の出力信号を入力として，スイッチをオンオ
フすることによりメモリセルとセンスアンプ回路６とを
接続するビット線を接続又は断絶するスイッチ回路１２
を有して成ることにより，半導体記憶装置でのメモリセ
ルから情報を読み出す場合又はメモリセルに情報を書き
込む場合のアクセス速度を損なうことなく，半導体記憶
装置の消費電力をおさえることが可能となる半導体記憶
装置を提供することが可能となる。

【図面の簡単な説明】

【図１】 本発明における第１の実施の形態の半導体装
置を示す回路図である。

【図２】 本発明における第２の実施の形態の半導体装
置を示す回路図である。

【図３】 本発明における第３の実施の形態の半導体装
置を示す回路図である。

【図４】 従来の半導体装置を示す回路図である。

【符号の説明】

１ 外部アドレス入力端子 ２ カラムアドレスラッチ回路 ３ ロウアドレスラッチ回路 ４ カラムアドレスデコーダ ５ ロウアドレスデコーダ ６ センスアンプ回路 ７ カラムスイッチ ８ タイミングジェネレータ ９ 出力回路 １０ セレクタ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アドレス信号からの情報を入力して，所
   望のセンスアンプ回路をオンオフさせしめる信号をすべ
   てのセンスアンプ回路に出力する起動回路を有して成る
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記起動回路は，カラムアドレスデコー
   ダの出力信号とタイミングジェネレータからのセンスア
   ンプ回路起動信号を入力して，すべてのセンスアンプ回
   路にオンオフ信号を出力するセレクタ回路を有して成る
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記起動回路は，カラムアドレスデコー
   ダの出力信号を入力して，すべてのセンスアンプ回路に
   オンオフ信号を出力するセンスアンプ駆動回路を有して
   成ることを特徴とする請求項１に記載の半導体記憶装
   置。
4. 【請求項４】 アドレス信号からの情報を入力して，す
   べてのセンスアンプ回路を個別にオンオフさせしめるス
   イッチ機構を有するオンオフ回路を有することを特徴と
   する半導体記憶装置。
5. 【請求項５】 前記オンオフ回路は，メモリセルとセン
   スアンプ回路との間のビット線上に設置され，カラムア
   ドレスデコーダの出力信号を入力して，スイッチをオン
   オフすることによりメモリセルとセンスアンプ回路とを
   接続するビット線を接続又は断絶するスイッチ回路を有
   して成ることを特徴とする請求項４に記載の半導体記憶
   装置。
6. 【請求項６】 ロウアドレス信号を入力する端子と，カ
   ラムアドレス信号を入力する端子と，を別の端子とする
   ことを特徴とする請求項１〜請求項５のいずれか一に記
   載の半導体記憶装置。