JP2002216476A - 半導体メモリおよびその制御方法 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は、センスアンプを有する半導体メモ
リに関し、チップサイズを低減することを目的とする。 【解決手段】 半導体メモリは、ビット線に伝達された
データの信号量を増幅するセンスアンプを有している。
センスアンプは、メモリセルに読み書きされるデータの
入出力ノードとビット線とを電気的に接続しデータを伝
達するトランジスタを有している。トランジスタは、セ
ンスアンプによるデータの増幅時だけでなく、データの
増幅動作前に予め動作する。このトランジスタの動作に
伴い、トランジスタとビット線との結合容量により、ビ
ット線の電圧が変化する。すなわち、メモリセルに保持
されたデータがビット線に伝達される前に、ビット線の
電圧がシフトする。このため、専用の容量を形成するこ
となく、読み出しデータの読み出しマージンを向上でき
る。この結果、チップサイズを小さくできる。
リに関し、チップサイズを低減することを目的とする。 【解決手段】 半導体メモリは、ビット線に伝達された
データの信号量を増幅するセンスアンプを有している。
センスアンプは、メモリセルに読み書きされるデータの
入出力ノードとビット線とを電気的に接続しデータを伝
達するトランジスタを有している。トランジスタは、セ
ンスアンプによるデータの増幅時だけでなく、データの
増幅動作前に予め動作する。このトランジスタの動作に
伴い、トランジスタとビット線との結合容量により、ビ
ット線の電圧が変化する。すなわち、メモリセルに保持
されたデータがビット線に伝達される前に、ビット線の
電圧がシフトする。このため、専用の容量を形成するこ
となく、読み出しデータの読み出しマージンを向上でき
る。この結果、チップサイズを小さくできる。
Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプを有
する半導体メモリに関し、特に、メモリセルに書き込ん
だデータを確実に読み出す技術に関する。
する半導体メモリに関し、特に、メモリセルに書き込ん
だデータを確実に読み出す技術に関する。
【０００２】
【従来の技術】DRAM等の半導体メモリでは、メモリセル
に書き込んだデータ（電荷）は、時間とともに基板等に
リークし、消失する。このため、例えば、DRAMは、メモ
リセルの電荷量の減少を補うために、一定間隔でメモリ
セルにデータを再書き込みするリフレッシュ動作を実行
している。
に書き込んだデータ（電荷）は、時間とともに基板等に
リークし、消失する。このため、例えば、DRAMは、メモ
リセルの電荷量の減少を補うために、一定間隔でメモリ
セルにデータを再書き込みするリフレッシュ動作を実行
している。
【０００３】一般に、DRAMでは、２本のビット線（ビッ
ト線対）を用いて読み出し動作および書き込み動作が実
行される。例えば、読み出し動作において、まず、参照
電圧がビット線対に供給される（プリチャージ動作）。
次に、メモリセルに保持されているデータ（蓄積電荷）
が、一方のビット線に伝達される。メモリセルの蓄積電
荷は、メモリセルとビット線の容量の比に応じて再分配
され、一方のビット線の電圧が変化する。そして、この
電圧が他方のビット線の電圧（参照電圧）と比較され、
“Ｈデータ”または“Ｌデータ”が読み出される。
ト線対）を用いて読み出し動作および書き込み動作が実
行される。例えば、読み出し動作において、まず、参照
電圧がビット線対に供給される（プリチャージ動作）。
次に、メモリセルに保持されているデータ（蓄積電荷）
が、一方のビット線に伝達される。メモリセルの蓄積電
荷は、メモリセルとビット線の容量の比に応じて再分配
され、一方のビット線の電圧が変化する。そして、この
電圧が他方のビット線の電圧（参照電圧）と比較され、
“Ｈデータ”または“Ｌデータ”が読み出される。
【０００４】メモリセルに電荷が蓄積された状態を“Ｈ
状態”、メモリセルから電荷が引き抜かれた状態を“Ｌ
状態”とした場合、上述したように、Ｈ状態のメモリセ
ルは、時間とともにＬ状態に変化する。このため、Ｈ状
態の電荷が伝達された一方のビット線の電圧と、他方の
ビット線の電圧（参照電圧）との差は、時間とともに小
さくなる。一方、Ｌ状態の電荷が伝達された一方のビッ
ト線の電圧は、一般に接地電圧であるため、この電圧
と、他方のビット線の電圧（参照電圧）との差は、時間
が経過しても変化しない。したがって、Ｈ状態の読み出
しマージンは、Ｌ状態の読み出しマージンより小さくな
る。すなわち、Ｈ状態のメモリセルは、Ｌ状態のメモリ
セルに比べ、読み出しにくい。
状態”、メモリセルから電荷が引き抜かれた状態を“Ｌ
状態”とした場合、上述したように、Ｈ状態のメモリセ
ルは、時間とともにＬ状態に変化する。このため、Ｈ状
態の電荷が伝達された一方のビット線の電圧と、他方の
ビット線の電圧（参照電圧）との差は、時間とともに小
さくなる。一方、Ｌ状態の電荷が伝達された一方のビッ
ト線の電圧は、一般に接地電圧であるため、この電圧
と、他方のビット線の電圧（参照電圧）との差は、時間
が経過しても変化しない。したがって、Ｈ状態の読み出
しマージンは、Ｌ状態の読み出しマージンより小さくな
る。すなわち、Ｈ状態のメモリセルは、Ｌ状態のメモリ
セルに比べ、読み出しにくい。
【０００５】近時、このような不具合を解消するため、
Ｈ状態の読み出しマージンを向上したセンスアンプが開
発されている。このセンスアンプは、メモリセルの蓄積
電荷がビット線に伝達される直前に、ビット線に接続さ
れた結合容量を利用して、ビット線対のうち一方のビッ
ト線の電圧を強制的に変化させる。DRAM等の半導体メモ
リは、動作電圧が低くなってきており、ビット線対の電
圧差を十分に確保し、センスアンプを確実に動作させる
ことが困難になってきている。このため、ビット線に接
続された結合容量を利用して、読み出し動作時のビット
線対の電圧差を大きくする手法は、近年のDRAMにおいて
不可欠である。
Ｈ状態の読み出しマージンを向上したセンスアンプが開
発されている。このセンスアンプは、メモリセルの蓄積
電荷がビット線に伝達される直前に、ビット線に接続さ
れた結合容量を利用して、ビット線対のうち一方のビッ
ト線の電圧を強制的に変化させる。DRAM等の半導体メモ
リは、動作電圧が低くなってきており、ビット線対の電
圧差を十分に確保し、センスアンプを確実に動作させる
ことが困難になってきている。このため、ビット線に接
続された結合容量を利用して、読み出し動作時のビット
線対の電圧差を大きくする手法は、近年のDRAMにおいて
不可欠である。
【０００６】図９は、この種のセンスアンプを適用した
DRAMの要部を示している。センスアンプ１０は、ビット
線対BLT、BLCに接続されている。ビット線対BLT、BLC
は、アイソレーションゲート１２を介して、メモリセル
アレイ１４に接続されている。図の左側のアイソレーシ
ョンゲート１２は、ビット線制御信号BTLPで制御されて
いる。図の右側のアイソレーションゲート１２は、ビッ
ト線制御信号BTRPで制御されている。ビット線制御信号
BTLP、BTRPにより、読み書き動作時に図の左右のメモリ
セルアレイ１４の一方が、センスアンプ１０に接続され
る。
DRAMの要部を示している。センスアンプ１０は、ビット
線対BLT、BLCに接続されている。ビット線対BLT、BLC
は、アイソレーションゲート１２を介して、メモリセル
アレイ１４に接続されている。図の左側のアイソレーシ
ョンゲート１２は、ビット線制御信号BTLPで制御されて
いる。図の右側のアイソレーションゲート１２は、ビッ
ト線制御信号BTRPで制御されている。ビット線制御信号
BTLP、BTRPにより、読み書き動作時に図の左右のメモリ
セルアレイ１４の一方が、センスアンプ１０に接続され
る。
【０００７】メモリセルアレイ１４は、複数のメモリセ
ルMCを有している。メモリセルMCは、データを記憶する
キャパシタ、およびこのキャパシタをビット線BLT（ま
たはBLC）に接続する転送トランジスタで構成されてい
る。この例では、ビット線BLTに接続されたメモリセルM
Cにおける転送トランジスタのゲートは、ワード線信号W
LTを受けている。ビット線BLCに接続されたメモリセルM
Cにおける転送トランジスタのゲートは、ワード線信号W
LCを受けている。
ルMCを有している。メモリセルMCは、データを記憶する
キャパシタ、およびこのキャパシタをビット線BLT（ま
たはBLC）に接続する転送トランジスタで構成されてい
る。この例では、ビット線BLTに接続されたメモリセルM
Cにおける転送トランジスタのゲートは、ワード線信号W
LTを受けている。ビット線BLCに接続されたメモリセルM
Cにおける転送トランジスタのゲートは、ワード線信号W
LCを受けている。
【０００８】センスアンプ１０は、ラッチ１０ａ、nMOS
トランジスタからなる容量１０ｂ、１０ｃ、ライトスイ
ッチ１０ｄ、１０ｅ、およびリードスイッチ１０ｆ、１
０ｇを有している。ラッチ１０ａは、入力と出力を互い
に接続した２つのCMOSインバータで構成されている。ラ
ッチ１０ａは、図示しないセンスアンプ活性化信号に応
じて活性化または非活性化される。容量１０ｂは、ソー
ス・ドレインをビット線BLTに接続し、ゲートで制御信
号BLPLTNを受けている。容量１０ｃは、ソース・ドレイ
ンをビット線BLCに接続し、ゲートで制御信号BLPLCNを
受けている。
トランジスタからなる容量１０ｂ、１０ｃ、ライトスイ
ッチ１０ｄ、１０ｅ、およびリードスイッチ１０ｆ、１
０ｇを有している。ラッチ１０ａは、入力と出力を互い
に接続した２つのCMOSインバータで構成されている。ラ
ッチ１０ａは、図示しないセンスアンプ活性化信号に応
じて活性化または非活性化される。容量１０ｂは、ソー
ス・ドレインをビット線BLTに接続し、ゲートで制御信
号BLPLTNを受けている。容量１０ｃは、ソース・ドレイ
ンをビット線BLCに接続し、ゲートで制御信号BLPLCNを
受けている。
【０００９】ライトスイッチ１０ｄは、ソース・ドレイ
ンの一方をビット線BLTに接続し、ソース・ドレインの
他方を入出力ノードND01に接続し、ゲートで書き込み制
御信号WSELPを受けている。ライトスイッチ１０ｅは、
ソース・ドレインの一方をビット線BLCに接続し、ソー
ス・ドレインの他方を入出力ノードND02に接続し、ゲー
トで書き込み制御信号WSELPを受けている。
ンの一方をビット線BLTに接続し、ソース・ドレインの
他方を入出力ノードND01に接続し、ゲートで書き込み制
御信号WSELPを受けている。ライトスイッチ１０ｅは、
ソース・ドレインの一方をビット線BLCに接続し、ソー
ス・ドレインの他方を入出力ノードND02に接続し、ゲー
トで書き込み制御信号WSELPを受けている。
【００１０】リードスイッチ１０ｆは、ソース・ドレイ
ンの一方で読み出し制御信号RDRVNを受け、ソース・ド
レインの他方を入出力ノードND03に接続し、ゲートをビ
ット線BLTに接続している。リードスイッチ１０ｇは、
ソース・ドレインの一方で読み出し制御信号RDRVNを受
け、ソース・ドレインの他方を入出力ノードND04に接続
し、ゲートを直接ビット線BLCに接続している。
ンの一方で読み出し制御信号RDRVNを受け、ソース・ド
レインの他方を入出力ノードND03に接続し、ゲートをビ
ット線BLTに接続している。リードスイッチ１０ｇは、
ソース・ドレインの一方で読み出し制御信号RDRVNを受
け、ソース・ドレインの他方を入出力ノードND04に接続
し、ゲートを直接ビット線BLCに接続している。
【００１１】センスアンプ１０では、リードスイッチ１
０ｆ、１０ｇに流れる電流が、ビット線対BLT、BLCの電
圧差により変化する。電流の差に応じて入出力ノードND
03、ND04に電圧（増幅電圧）が発生し、発生した電圧
が、リードアンプ等に伝達される。すなわち、リードス
イッチ１０ｆ（または１０ｇ）は、ビット線BLT（また
はBLC）に伝達された読み出しデータを増幅する機能を
有している。このような回路方式は、一般にダイレクト
センス方式と称されている。ダイレクトセンス方式のセ
ンスアンプでは、ビット線BLT、BLCとカラムスイッチ１
６ｃ、１６ｄとを直接接続していない。このため、ビッ
ト線BLT、BLCの電圧は、カラムスイッチ１６ｃ、１６ｄ
の動作により変動しない。すなわち、メモリセルMCから
ビット線BLT、BLCに伝達されたデータが完全に増幅され
る前にカラム選択線が活性化されも、読み出し動作は、
正しく実行される。このため、高速動作に適している。
０ｆ、１０ｇに流れる電流が、ビット線対BLT、BLCの電
圧差により変化する。電流の差に応じて入出力ノードND
03、ND04に電圧（増幅電圧）が発生し、発生した電圧
が、リードアンプ等に伝達される。すなわち、リードス
イッチ１０ｆ（または１０ｇ）は、ビット線BLT（また
はBLC）に伝達された読み出しデータを増幅する機能を
有している。このような回路方式は、一般にダイレクト
センス方式と称されている。ダイレクトセンス方式のセ
ンスアンプでは、ビット線BLT、BLCとカラムスイッチ１
６ｃ、１６ｄとを直接接続していない。このため、ビッ
ト線BLT、BLCの電圧は、カラムスイッチ１６ｃ、１６ｄ
の動作により変動しない。すなわち、メモリセルMCから
ビット線BLT、BLCに伝達されたデータが完全に増幅され
る前にカラム選択線が活性化されも、読み出し動作は、
正しく実行される。このため、高速動作に適している。
【００１２】入出力ノードND01は、カラムスイッチ１６
ａを介して書き込みデータ線WDTに接続されている。入
出力ノードND02は、カラムスイッチ１６ｂを介して書き
込みデータ線WDCに接続されている。入出力ノードND03
は、カラムスイッチ１６ｃを介して読み出しデータ線RD
Tに接続されている。入出力ノードND04は、カラムスイ
ッチ１６ｄを介して読み出しデータ線RDCに接続されて
いる。カラムスイッチ１６ａ〜１６ｄのゲートは、カラ
ム選択信号CSLPを受けている。書き込みデータ線WDT、W
DCは、入出力端子からの書き込みデータを受けるライト
アンプ（図示せず）に接続されている。読み出しデータ
線RDT、RDCは、読み出しデータを入出力端子に出力する
リードアンプ（図示せず）に接続されている。
ａを介して書き込みデータ線WDTに接続されている。入
出力ノードND02は、カラムスイッチ１６ｂを介して書き
込みデータ線WDCに接続されている。入出力ノードND03
は、カラムスイッチ１６ｃを介して読み出しデータ線RD
Tに接続されている。入出力ノードND04は、カラムスイ
ッチ１６ｄを介して読み出しデータ線RDCに接続されて
いる。カラムスイッチ１６ａ〜１６ｄのゲートは、カラ
ム選択信号CSLPを受けている。書き込みデータ線WDT、W
DCは、入出力端子からの書き込みデータを受けるライト
アンプ（図示せず）に接続されている。読み出しデータ
線RDT、RDCは、読み出しデータを入出力端子に出力する
リードアンプ（図示せず）に接続されている。
【００１３】図１０は、上述したセンスアンプ１０の動
作の一例を示している。この例では、読み出しデータま
たは書き込みデータは、ビット線BLTに伝達される。ビ
ット線BLC（リファレンス）は参照電圧の供給線として
作用する。 （Ａ）リードサイクル まず、ロウアドレス信号の供給に応じて図９の左側のメ
モリセルアレイ１４が選択され、ビット線制御信号BTRP
が非活性化（低レベル）される（図１０（ａ））。図示
しないビット線制御信号BTLPは活性化され、メモリセル
アレイ１４とビット線BLT、BLCとが接続される。ビット
線BLT、BLCの電圧は、プリチャージ動作により予め参照
電圧に変化している（図１０（ｂ））。
作の一例を示している。この例では、読み出しデータま
たは書き込みデータは、ビット線BLTに伝達される。ビ
ット線BLC（リファレンス）は参照電圧の供給線として
作用する。 （Ａ）リードサイクル まず、ロウアドレス信号の供給に応じて図９の左側のメ
モリセルアレイ１４が選択され、ビット線制御信号BTRP
が非活性化（低レベル）される（図１０（ａ））。図示
しないビット線制御信号BTLPは活性化され、メモリセル
アレイ１４とビット線BLT、BLCとが接続される。ビット
線BLT、BLCの電圧は、プリチャージ動作により予め参照
電圧に変化している（図１０（ｂ））。
【００１４】制御信号BLPLCNが、ワード線信号WLTが活
性化される前に、高レベルから低レベルに変化する（キ
ック動作）。制御信号BLPLTNは、読み出し動作の期間低
レベルに保持される。ビット線BLCの電圧は、制御信号B
LPLCNの変化による容量１０ｃの結合容量の作用で下が
る（図１０（ｃ））。次に、ロウアドレス信号に応じて
ワード線信号WLTが活性化される。ここで、ワード線信
号WLT、WLCおよびビット線制御信号BTLP、BLRPの活性化
レベルは、他の信号の高レベル電圧より高く設定されて
いる（ブースト電圧）。ワード線信号WLTの活性化によ
り、メモリセルMCの転送トランジスタは、オンする。メ
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧が
上昇する。（図１０（ｄ））。なお、ビット線BLTの波
形のうち、低レベル側に変化する破線は、Ｌ状態を保持
しているメモリセルMCを読み出したときを示している。
性化される前に、高レベルから低レベルに変化する（キ
ック動作）。制御信号BLPLTNは、読み出し動作の期間低
レベルに保持される。ビット線BLCの電圧は、制御信号B
LPLCNの変化による容量１０ｃの結合容量の作用で下が
る（図１０（ｃ））。次に、ロウアドレス信号に応じて
ワード線信号WLTが活性化される。ここで、ワード線信
号WLT、WLCおよびビット線制御信号BTLP、BLRPの活性化
レベルは、他の信号の高レベル電圧より高く設定されて
いる（ブースト電圧）。ワード線信号WLTの活性化によ
り、メモリセルMCの転送トランジスタは、オンする。メ
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧が
上昇する。（図１０（ｄ））。なお、ビット線BLTの波
形のうち、低レベル側に変化する破線は、Ｌ状態を保持
しているメモリセルMCを読み出したときを示している。
【００１５】容量１０ｂは、例えば、上述したキック動
作により、ワード線信号WLTの活性化後のビット線対BL
T、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになる
ように設計されている（図１０（ｅ））。このように設
計することで、Ｈ状態の読み出しマージンは、キック動
作をしない場合（図１０（ｆ））に比べ、向上する。こ
の後、ラッチ１０ａが活性化され、ビット線対BLT、BLC
の電圧差が大きくなる。読み出し制御信号RDRVNが、ラ
ッチ１０ａの活性化に同期して活性化され（低レベ
ル）、ノードND03、ND04の論理レベルは、ビット線BL
T、BLCの論理レベルと反対になる。
作により、ワード線信号WLTの活性化後のビット線対BL
T、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになる
ように設計されている（図１０（ｅ））。このように設
計することで、Ｈ状態の読み出しマージンは、キック動
作をしない場合（図１０（ｆ））に比べ、向上する。こ
の後、ラッチ１０ａが活性化され、ビット線対BLT、BLC
の電圧差が大きくなる。読み出し制御信号RDRVNが、ラ
ッチ１０ａの活性化に同期して活性化され（低レベ
ル）、ノードND03、ND04の論理レベルは、ビット線BL
T、BLCの論理レベルと反対になる。
【００１６】次に、カラム選択信号CSLPが活性化され
（図１０（ｇ））、ノードND03、ND04の電圧が読み出し
データ線RDT、RDCにそれぞれ伝達される。この後、カラ
ム選択信号CSLPおよびワード線信号WLTが非活性化され
ることで（図１０（ｈ））、ラッチ１０ａが非活性化さ
れ、増幅期間が完了する。この後、制御信号BLPLCNおよ
びビット線制御信号BTRPが高レベルに変化する。ビット
線BLT、BLCがイコライズされ、読み出し制御信号RDRVN
が非活性化（高レベル）され、リードスイッチ１０ｆ、
１０ｇが非活性化され、読み出し動作が完了する。
（図１０（ｇ））、ノードND03、ND04の電圧が読み出し
データ線RDT、RDCにそれぞれ伝達される。この後、カラ
ム選択信号CSLPおよびワード線信号WLTが非活性化され
ることで（図１０（ｈ））、ラッチ１０ａが非活性化さ
れ、増幅期間が完了する。この後、制御信号BLPLCNおよ
びビット線制御信号BTRPが高レベルに変化する。ビット
線BLT、BLCがイコライズされ、読み出し制御信号RDRVN
が非活性化（高レベル）され、リードスイッチ１０ｆ、
１０ｇが非活性化され、読み出し動作が完了する。
【００１７】（Ｂ）ライトサイクル 同じワード線に接続されたメモリセルのデータは、その
ワード線が選択されることでそれぞれビット線に伝達さ
れる。書き込み動作では、データを書き込む以外のメモ
リセルのデータも、ビット線に伝達される。これ等デー
タをメモリセルに保持するために、再書き込み（リフレ
ッシュ）する必要がある。このため、図の上側にデータ
が書き込まれるメモリセルの書き込み動作を示し、図の
下側にデータが書き込まれないメモリセルの再書き込み
動作を示している。
ワード線が選択されることでそれぞれビット線に伝達さ
れる。書き込み動作では、データを書き込む以外のメモ
リセルのデータも、ビット線に伝達される。これ等デー
タをメモリセルに保持するために、再書き込み（リフレ
ッシュ）する必要がある。このため、図の上側にデータ
が書き込まれるメモリセルの書き込み動作を示し、図の
下側にデータが書き込まれないメモリセルの再書き込み
動作を示している。
【００１８】書き込み動作において、上述したリードサ
イクルと同様に、ビット線制御信号BTRPが非活性化（低
レベル）される（図１０（ｉ））。次に、ワード線信号
WLTが活性化される前に、制御信号BLPLCNが高レベルか
ら低レベルに変化する（キック動作）。制御信号BLPLCN
の変化により、ビット線BLCの電圧は、容量１０ｃの結
合容量により下がる（図１０（ｊ））。
イクルと同様に、ビット線制御信号BTRPが非活性化（低
レベル）される（図１０（ｉ））。次に、ワード線信号
WLTが活性化される前に、制御信号BLPLCNが高レベルか
ら低レベルに変化する（キック動作）。制御信号BLPLCN
の変化により、ビット線BLCの電圧は、容量１０ｃの結
合容量により下がる（図１０（ｊ））。
【００１９】ワード線信号WLTが活性化され、メモリセ
ルMCの転送トランジスタは、オンする。メモリセルMCに
保持されているデータ（この例ではＨ状態）は、ビット
線BLTに伝達され、ビット線BLTの電圧が上昇する。（図
１０（ｋ））。ラッチ１０ａが活性化され、ビット線対
BLT、BLCの電圧差が大きくなる。書き込み制御信号WSEL
Pおよびカラム選択信号CSLPが順次活性化され（図１０
（ｌ））、書き込みデータ線WDT、WDCに伝達された書き
込みデータがノードND01、ND02を介してビット線BLT、B
LCに伝達され、ビット線BLT、BLCのレベルは反転する
（図１０（ｍ））。
ルMCの転送トランジスタは、オンする。メモリセルMCに
保持されているデータ（この例ではＨ状態）は、ビット
線BLTに伝達され、ビット線BLTの電圧が上昇する。（図
１０（ｋ））。ラッチ１０ａが活性化され、ビット線対
BLT、BLCの電圧差が大きくなる。書き込み制御信号WSEL
Pおよびカラム選択信号CSLPが順次活性化され（図１０
（ｌ））、書き込みデータ線WDT、WDCに伝達された書き
込みデータがノードND01、ND02を介してビット線BLT、B
LCに伝達され、ビット線BLT、BLCのレベルは反転する
（図１０（ｍ））。
【００２０】次に、カラム選択信号CSLPおよび書き込み
制御信号WSELPが順次非活性化される。書き込みデータ
がラッチ１０ａにより十分増幅され、メモリセルMCに書
き込まれた後、ワード線信号WLTが非活性化される（図
１０（ｎ））。この後、制御信号BLPLCNが高レベルに変
化する。ビット線制御信号BTRPが活性化され、ビット線
BLT、BLCがイコライズされ、書き込み動作が完了する。
制御信号WSELPが順次非活性化される。書き込みデータ
がラッチ１０ａにより十分増幅され、メモリセルMCに書
き込まれた後、ワード線信号WLTが非活性化される（図
１０（ｎ））。この後、制御信号BLPLCNが高レベルに変
化する。ビット線制御信号BTRPが活性化され、ビット線
BLT、BLCがイコライズされ、書き込み動作が完了する。
【００２１】再書き込み動作において、センスアンプ１
０に供給される信号のタイミングは、カラム選択信号CS
LPを除いて上述した書き込み動作と同一である。再書き
込み動作では、カラム選択信号CSLPは活性化されないた
め、メモリセルMCから伝達されたデータは、ラッチ１０
ａによりそのまま増幅され、再びメモリセルMCに書き込
まれる。したがって、ビット線BLT、BLCの波形は、リー
ドサイクルと同じになる。この結果、再書き込み動作に
おいても、Ｈ状態のメモリセルMCの読み出しマージンが
向上する。すなわち、Ｈ状態を保持するメモリセルMCに
おいて、増幅されたデータが確実に再書き込みされる。
０に供給される信号のタイミングは、カラム選択信号CS
LPを除いて上述した書き込み動作と同一である。再書き
込み動作では、カラム選択信号CSLPは活性化されないた
め、メモリセルMCから伝達されたデータは、ラッチ１０
ａによりそのまま増幅され、再びメモリセルMCに書き込
まれる。したがって、ビット線BLT、BLCの波形は、リー
ドサイクルと同じになる。この結果、再書き込み動作に
おいても、Ｈ状態のメモリセルMCの読み出しマージンが
向上する。すなわち、Ｈ状態を保持するメモリセルMCに
おいて、増幅されたデータが確実に再書き込みされる。
【００２２】図１１は、上述したセンスアンプ１０の動
作の別の一例を示している。この例においても、読み出
しデータまたは書き込みデータは、ビット線BLTに伝達
される。ビット線BLC（リファレンス）は参照電圧の供
給線として作用する。制御信号BLPLTN、BLPLCNは、通常
低レベルを保持し、センスアンプの動作時に一方の制御
信号が高レベルに変化する。図１０と同じタイミングの
波形については、詳細な説明は省略する。
作の別の一例を示している。この例においても、読み出
しデータまたは書き込みデータは、ビット線BLTに伝達
される。ビット線BLC（リファレンス）は参照電圧の供
給線として作用する。制御信号BLPLTN、BLPLCNは、通常
低レベルを保持し、センスアンプの動作時に一方の制御
信号が高レベルに変化する。図１０と同じタイミングの
波形については、詳細な説明は省略する。
【００２３】（Ａ）リードサイクル まず、ビット線制御信号BTRPが非活性化された後、ワー
ド線信号WLTが活性化される前に、制御信号BLPLTNが低
レベルから高レベルに変化する（キック動作）。制御信
号BLPLCNは、読み出し動作の期間低レベルに保持され
る。ビット線BLTの電圧は、制御信号BLPLTNの変化によ
る容量１０ｂの結合容量に作用で上がる（図１１
（ａ））。この後、図１０と同様に読み出し動作が実行
される。
ド線信号WLTが活性化される前に、制御信号BLPLTNが低
レベルから高レベルに変化する（キック動作）。制御信
号BLPLCNは、読み出し動作の期間低レベルに保持され
る。ビット線BLTの電圧は、制御信号BLPLTNの変化によ
る容量１０ｂの結合容量に作用で上がる（図１１
（ａ））。この後、図１０と同様に読み出し動作が実行
される。
【００２４】ビット線BLTの波形のうち、低レベル側に
変化する破線は、Ｌ状態を保持しているメモリセルMCを
読み出したときを示している。容量１０ｃは、例えば、
上述したキック動作により、ワード線信号WLTの活性化
後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態と
でほぼ同じになるように設計されている（図１１
（ｂ））。このため、Ｈ状態の読み出しマージンは、キ
ック動作をしない場合（図１１（ｃ））に比べ、向上す
る。
変化する破線は、Ｌ状態を保持しているメモリセルMCを
読み出したときを示している。容量１０ｃは、例えば、
上述したキック動作により、ワード線信号WLTの活性化
後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態と
でほぼ同じになるように設計されている（図１１
（ｂ））。このため、Ｈ状態の読み出しマージンは、キ
ック動作をしない場合（図１１（ｃ））に比べ、向上す
る。
【００２５】（Ｂ）ライトサイクル 図の上側に書き込み動作を示し、図の下側に再書き込み
動作を示している。書き込み動作は、ビット線BLTがキ
ック動作されることを除き、図１０と同一である。再書
き込み動作において、センスアンプ１０に供給される信
号のタイミングは、カラム選択信号CSLPを除いて書き込
み動作と同一である。ビット線BLT、BLCの波形は、リー
ドサイクルと同じになる。この結果、再書き込み動作に
おいても、Ｈ状態のメモリセルMCの読み出しマージンが
向上する。
動作を示している。書き込み動作は、ビット線BLTがキ
ック動作されることを除き、図１０と同一である。再書
き込み動作において、センスアンプ１０に供給される信
号のタイミングは、カラム選択信号CSLPを除いて書き込
み動作と同一である。ビット線BLT、BLCの波形は、リー
ドサイクルと同じになる。この結果、再書き込み動作に
おいても、Ｈ状態のメモリセルMCの読み出しマージンが
向上する。
【００２６】
【発明が解決しようとする課題】しかしながら、上述し
たキック動作を行うためには、全てのビット線対BLT、B
LCについて、それぞれ容量１０ｂ、１０ｃを形成しなく
てはならない。ビット線の数は、非常に多いため、これ
等容量１０ｂ、１０ｃの面積は、膨大になる。また、容
量１０ａ、１０ｂを制御する制御信号BLPLTN、BLPLCNの
配線も長くなる。この結果、チップサイズが増大し、製
造コストが増大するという問題があった。
たキック動作を行うためには、全てのビット線対BLT、B
LCについて、それぞれ容量１０ｂ、１０ｃを形成しなく
てはならない。ビット線の数は、非常に多いため、これ
等容量１０ｂ、１０ｃの面積は、膨大になる。また、容
量１０ａ、１０ｂを制御する制御信号BLPLTN、BLPLCNの
配線も長くなる。この結果、チップサイズが増大し、製
造コストが増大するという問題があった。
【００２７】本発明の目的は、センスアンプを有する半
導体メモリにおいて、チップサイズを低減することにあ
る。本発明の別の目的は、センスアンプの素子数を減ら
し、かつセンスアンプを確実に動作することにある。
導体メモリにおいて、チップサイズを低減することにあ
る。本発明の別の目的は、センスアンプの素子数を減ら
し、かつセンスアンプを確実に動作することにある。
【００２８】
【課題を解決するための手段】請求項１の半導体メモリ
および請求項８の半導体メモリの制御方法では、半導体
メモリは、メモリセルに接続されたビット線と、ビット
線に伝達されたデータの信号量を増幅するセンスアンプ
とを有している。センスアンプは、メモリセルに読み書
きされるデータの入出力ノードとビット線とを電気的に
接続しデータを伝達するトランジスタを有している。ト
ランジスタは、センスアンプによるデータの増幅時だけ
でなく、データの増幅動作前に予め動作する。このトラ
ンジスタの動作に伴い、トランジスタとビット線との結
合容量により、ビット線の電圧が変化する。すなわち、
メモリセルに保持されたデータがビット線に伝達される
前に、ビット線の電圧がシフトする（キック動作）。こ
のため、キック動作専用の容量を形成することなく、Ｈ
状態またはＬ状態の読み出しデータのうち、一方の読み
出しマージンを向上できる。この結果、チップサイズを
小さくできる。
および請求項８の半導体メモリの制御方法では、半導体
メモリは、メモリセルに接続されたビット線と、ビット
線に伝達されたデータの信号量を増幅するセンスアンプ
とを有している。センスアンプは、メモリセルに読み書
きされるデータの入出力ノードとビット線とを電気的に
接続しデータを伝達するトランジスタを有している。ト
ランジスタは、センスアンプによるデータの増幅時だけ
でなく、データの増幅動作前に予め動作する。このトラ
ンジスタの動作に伴い、トランジスタとビット線との結
合容量により、ビット線の電圧が変化する。すなわち、
メモリセルに保持されたデータがビット線に伝達される
前に、ビット線の電圧がシフトする（キック動作）。こ
のため、キック動作専用の容量を形成することなく、Ｈ
状態またはＬ状態の読み出しデータのうち、一方の読み
出しマージンを向上できる。この結果、チップサイズを
小さくできる。
【００２９】請求項２の半導体メモリでは、トランジス
タは、ソース・ドレインの一方および他方を、それぞれ
入出力ノードおよびビット線に接続し、ゲートで、書き
込み動作時に活性化される書き込み制御信号を受けてい
る。すなわち、書き込みデータをビット線に伝達するト
ランジスタを利用して、ビット線の電圧を変化できる。
請求項３の半導体メモリでは、トランジスタは、ドレイ
ンを入出力ノードに接続し、ゲートをビット線に接続
し、ソースで読み出し動作時にソース電圧に変化する読
み出し制御信号を受けている。すなわち、メモリセルか
ら読み出されたデータを外部に伝達するトランジスタを
利用して、ビット線の電圧を変化できる。
タは、ソース・ドレインの一方および他方を、それぞれ
入出力ノードおよびビット線に接続し、ゲートで、書き
込み動作時に活性化される書き込み制御信号を受けてい
る。すなわち、書き込みデータをビット線に伝達するト
ランジスタを利用して、ビット線の電圧を変化できる。
請求項３の半導体メモリでは、トランジスタは、ドレイ
ンを入出力ノードに接続し、ゲートをビット線に接続
し、ソースで読み出し動作時にソース電圧に変化する読
み出し制御信号を受けている。すなわち、メモリセルか
ら読み出されたデータを外部に伝達するトランジスタを
利用して、ビット線の電圧を変化できる。
【００３０】請求項４の半導体メモリでは、２本のビッ
ト線でビット線対が構成されている。データおよび参照
電圧が、外部から供給されるアドレス信号に応じて、ビ
ット線対の一方のビット線および他方のビット線にそれ
ぞれ供給される。ビット線対の各ビット線に接続された
トランジスタは、それぞれ独立に制御される。このた
め、センスアンプの回路をほとんど変更することなく、
これ等トランジスタの結合容量を利用して、ビット線対
の少なくとも一方のビット線の電圧を容易に変化でき
る。この結果、センスアンプの増幅動作前に、予めビッ
ト線対の電位差を生じさせることができ、読み出しマー
ジンを向上できる。
ト線でビット線対が構成されている。データおよび参照
電圧が、外部から供給されるアドレス信号に応じて、ビ
ット線対の一方のビット線および他方のビット線にそれ
ぞれ供給される。ビット線対の各ビット線に接続された
トランジスタは、それぞれ独立に制御される。このた
め、センスアンプの回路をほとんど変更することなく、
これ等トランジスタの結合容量を利用して、ビット線対
の少なくとも一方のビット線の電圧を容易に変化でき
る。この結果、センスアンプの増幅動作前に、予めビッ
ト線対の電位差を生じさせることができ、読み出しマー
ジンを向上できる。
【００３１】請求項５の半導体メモリでは、参照電圧が
供給されるビット線に接続されたトランジスタが、増幅
動作前に予め動作する。この動作により、参照電圧が供
給されるビット線の電圧は、データが供給されるビット
線の電圧より低くなる。したがって、センスアンプの増
幅動作前に、予めビット線対の電圧差を生じさせること
ができる。
供給されるビット線に接続されたトランジスタが、増幅
動作前に予め動作する。この動作により、参照電圧が供
給されるビット線の電圧は、データが供給されるビット
線の電圧より低くなる。したがって、センスアンプの増
幅動作前に、予めビット線対の電圧差を生じさせること
ができる。
【００３２】請求項６の半導体メモリでは、データが供
給されるビット線に接続されたトランジスタが、増幅動
作前に予め動作する。この動作により、データが供給さ
れるビット線の電圧は、参照電圧が供給されるビット線
の電圧より高くなる。したがって、センスアンプの増幅
動作前に、予めビット線対の電圧差を生じさせることが
できる。
給されるビット線に接続されたトランジスタが、増幅動
作前に予め動作する。この動作により、データが供給さ
れるビット線の電圧は、参照電圧が供給されるビット線
の電圧より高くなる。したがって、センスアンプの増幅
動作前に、予めビット線対の電圧差を生じさせることが
できる。
【００３３】請求項７の半導体メモリでは、半導体メモ
リは、入出力ノードを外部に対してデータを入出力する
データ線に接続するカラムスイッチを有している。カラ
ムスイッチは、ビット線を選択するカラムアドレス信号
に基づいて動作する。トランジスタは、メモリセルを制
御するワード線を選択するロウアドレス信号に基づいて
動作する。カラムスイッチは、ワード線により選択され
たメモリセルに対するデータを入出力する。このため、
一般に、カラムスイッチは、データの増幅動作が開始後
にオンする。すなわち、増幅動作前にトランジスタを動
作させるとき、カラムスイッチはオフしている。このた
め、増幅動作前のトランジスタの動作により、ビット線
の電圧がデータ線の影響を受けることはない。この結
果、メモリセルに保持されたデータをより確実に読み出
すことができる。
リは、入出力ノードを外部に対してデータを入出力する
データ線に接続するカラムスイッチを有している。カラ
ムスイッチは、ビット線を選択するカラムアドレス信号
に基づいて動作する。トランジスタは、メモリセルを制
御するワード線を選択するロウアドレス信号に基づいて
動作する。カラムスイッチは、ワード線により選択され
たメモリセルに対するデータを入出力する。このため、
一般に、カラムスイッチは、データの増幅動作が開始後
にオンする。すなわち、増幅動作前にトランジスタを動
作させるとき、カラムスイッチはオフしている。このた
め、増幅動作前のトランジスタの動作により、ビット線
の電圧がデータ線の影響を受けることはない。この結
果、メモリセルに保持されたデータをより確実に読み出
すことができる。
【００３４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリおよび
半導体メモリの制御方法の第１の実施形態を示してい
る。この実施形態は、請求項１、請求項２、請求項４、
請求項５、請求項７、および請求項８に対応している。
従来技術で説明した回路・信号と同一の回路・信号につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。以降に説明する信号および信号線は、
アドレス信号、データ入出力信号のビット数および、メ
モリセルアレイの構造に応じて複数存在する。
用いて説明する。図１は、本発明の半導体メモリおよび
半導体メモリの制御方法の第１の実施形態を示してい
る。この実施形態は、請求項１、請求項２、請求項４、
請求項５、請求項７、および請求項８に対応している。
従来技術で説明した回路・信号と同一の回路・信号につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。以降に説明する信号および信号線は、
アドレス信号、データ入出力信号のビット数および、メ
モリセルアレイの構造に応じて複数存在する。
【００３５】この半導体メモリは、シリコン基板上にCM
OSプロセス技術を使用してDRAMとして形成されている。
DRAMは、コマンドデコーダ１８、ロウアドレス信号RAD
に対応するロウ制御回路２０、カラムアドレス信号CAD
に対応するカラム制御回路２２、データ入出力制御回路
２４、センスアンプおよびカラムスイッチを有する読み
書き制御回路２６、および複数のメモリセルMCを有する
メモリセルアレイ１４を有している。
OSプロセス技術を使用してDRAMとして形成されている。
DRAMは、コマンドデコーダ１８、ロウアドレス信号RAD
に対応するロウ制御回路２０、カラムアドレス信号CAD
に対応するカラム制御回路２２、データ入出力制御回路
２４、センスアンプおよびカラムスイッチを有する読み
書き制御回路２６、および複数のメモリセルMCを有する
メモリセルアレイ１４を有している。
【００３６】コマンドデコーダ１８は、コマンド信号CM
Dを受けることで、外部から供給されたコマンドを解読
し、コマンド制御信号CMDCを出力している。ロウ制御回
路２０は、ロウアドレス信号RADおよびコマンド制御信
号CMDCを受け、ワード線信号WLT、WLC、ビット線制御信
号BTLP、BLRP、書き込み制御信号WSELTP、WSELCP、およ
び読み出し制御信号RDRVNを出力している。カラム制御
回路２２は、カラムアドレス信号CADおよびコマンド制
御信号CMDCを受け、カラム選択信号CSLPを出力してい
る。
Dを受けることで、外部から供給されたコマンドを解読
し、コマンド制御信号CMDCを出力している。ロウ制御回
路２０は、ロウアドレス信号RADおよびコマンド制御信
号CMDCを受け、ワード線信号WLT、WLC、ビット線制御信
号BTLP、BLRP、書き込み制御信号WSELTP、WSELCP、およ
び読み出し制御信号RDRVNを出力している。カラム制御
回路２２は、カラムアドレス信号CADおよびコマンド制
御信号CMDCを受け、カラム選択信号CSLPを出力してい
る。
【００３７】データ入出力制御回路２４は、読み出しデ
ータ線RDC、RDTを介して読み書き制御回路２６から伝達
される読み出しデータを入出力データDQとして出力す
る。データ入出力制御回路２４は、入出力データDQとし
て受けた書き込みデータを、書き込みデータ線WDT、WDC
を介して読み書き制御回路２６に出力する。読み書き制
御回路２６は、書き込み制御信号WSELTP、WSELCP、読み
出し制御信号RDRVN、カラム選択信号CSLPを受けてい
る。読み書き制御回路２６は、ビット線BLT、BLCを介し
てメモリセルアレイ１４に接続されている。
ータ線RDC、RDTを介して読み書き制御回路２６から伝達
される読み出しデータを入出力データDQとして出力す
る。データ入出力制御回路２４は、入出力データDQとし
て受けた書き込みデータを、書き込みデータ線WDT、WDC
を介して読み書き制御回路２６に出力する。読み書き制
御回路２６は、書き込み制御信号WSELTP、WSELCP、読み
出し制御信号RDRVN、カラム選択信号CSLPを受けてい
る。読み書き制御回路２６は、ビット線BLT、BLCを介し
てメモリセルアレイ１４に接続されている。
【００３８】図２は、図１の読み書き制御回路２６およ
びメモリセルアレイ１４の要部を示している。この実施
形態のセンスアンプ２８は、従来形成されていた容量１
０ｂ、１０ｃを有しておらず、ライトスイッチ１０ｄ、
１０ｅがそれぞれ独立に制御されている。ライトスイッ
チ１０ｄは、ソース・ドレインの一方をビット線BLTに
接続し、ソース・ドレインの他方を入出力ノードND01に
接続し、ゲートで書き込み制御信号WSELTPを受けてい
る。ライトスイッチ１０ｅは、ソース・ドレインの一方
をビット線BLCに接続し、ソース・ドレインの他方を入
出力ノードND02に接続し、ゲートで書き込み制御信号WS
ELCPを受けている。その他の構成は、図９と同じであ
る。すなわち、センスアンプ２８は、ダイレクトセンス
方式を採用している。
びメモリセルアレイ１４の要部を示している。この実施
形態のセンスアンプ２８は、従来形成されていた容量１
０ｂ、１０ｃを有しておらず、ライトスイッチ１０ｄ、
１０ｅがそれぞれ独立に制御されている。ライトスイッ
チ１０ｄは、ソース・ドレインの一方をビット線BLTに
接続し、ソース・ドレインの他方を入出力ノードND01に
接続し、ゲートで書き込み制御信号WSELTPを受けてい
る。ライトスイッチ１０ｅは、ソース・ドレインの一方
をビット線BLCに接続し、ソース・ドレインの他方を入
出力ノードND02に接続し、ゲートで書き込み制御信号WS
ELCPを受けている。その他の構成は、図９と同じであ
る。すなわち、センスアンプ２８は、ダイレクトセンス
方式を採用している。
【００３９】この実施形態では、図９に示した容量１０
ｂ、１０ｃの代わりに、ライトスイッチ１０ｄ、１０ｅ
のｐｎ接合容量、ゲート容量を利用している。すなわ
ち、キック動作は、ライトスイッチ１０ｄ、１０ｅの結
合容量の作用で実行される。容量１０ｂ、１０ｃをビッ
ト線BLT、BLC毎に形成しなくてよいため、センスアンプ
２８のレイアウト面積は、従来に比べ大幅に小さくな
る。キック動作を制御する信号は、２本の書き込み制御
信号WSELTP、WSELCPが必要になるが、キック動作を制御
する信号（図９の制御信号BLPLTN、BLPLCN）が不要にな
るため、信号線を従来に比べ１本減らすことができる。
ｂ、１０ｃの代わりに、ライトスイッチ１０ｄ、１０ｅ
のｐｎ接合容量、ゲート容量を利用している。すなわ
ち、キック動作は、ライトスイッチ１０ｄ、１０ｅの結
合容量の作用で実行される。容量１０ｂ、１０ｃをビッ
ト線BLT、BLC毎に形成しなくてよいため、センスアンプ
２８のレイアウト面積は、従来に比べ大幅に小さくな
る。キック動作を制御する信号は、２本の書き込み制御
信号WSELTP、WSELCPが必要になるが、キック動作を制御
する信号（図９の制御信号BLPLTN、BLPLCN）が不要にな
るため、信号線を従来に比べ１本減らすことができる。
【００４０】図３は、上述したセンスアンプ２８の動作
の一例を示している。上述した図９と同じタイミングの
波形については、詳細な説明は省略する。この例では、
読み出しデータまたは書き込みデータは、ビット線BLT
に伝達される。ビット線BLC（リファレンス）は参照電
圧の供給線として作用する。書き込み制御信号WSELTP、
WSELCPは、通常高レベルを保持している。書き込み制御
信号WSELTP、WSELCPは、センスアンプ２８の動作時に順
次低レベルに変化する。カラム選択信号CSLPが非活性化
（低レベル）の期間、ノードND01、ND02は、高インピー
ダンス状態である。このため、この期間、書き込み制御
信号WSELTP、WSELCPが高レベルになっていても、読み出
し動作および書き込み動作には影響しない。
の一例を示している。上述した図９と同じタイミングの
波形については、詳細な説明は省略する。この例では、
読み出しデータまたは書き込みデータは、ビット線BLT
に伝達される。ビット線BLC（リファレンス）は参照電
圧の供給線として作用する。書き込み制御信号WSELTP、
WSELCPは、通常高レベルを保持している。書き込み制御
信号WSELTP、WSELCPは、センスアンプ２８の動作時に順
次低レベルに変化する。カラム選択信号CSLPが非活性化
（低レベル）の期間、ノードND01、ND02は、高インピー
ダンス状態である。このため、この期間、書き込み制御
信号WSELTP、WSELCPが高レベルになっていても、読み出
し動作および書き込み動作には影響しない。
【００４１】（Ａ）リードサイクル まず、ビット線制御信号BTRPが非活性化された後、ワー
ド線信号WLTが活性化される前に、書き込み制御信号WSE
LCPが低レベルに変化する（図３（ａ））。ビット線BLC
の電圧は、書き込み制御信号WSELCPの変化によるライト
スイッチ１０ｅの結合容量の作用で下がる（キック動
作、図３（ｂ））。
ド線信号WLTが活性化される前に、書き込み制御信号WSE
LCPが低レベルに変化する（図３（ａ））。ビット線BLC
の電圧は、書き込み制御信号WSELCPの変化によるライト
スイッチ１０ｅの結合容量の作用で下がる（キック動
作、図３（ｂ））。
【００４２】ここで、ライトスイッチ１０ｅの結合容量
は、例えば、キック動作により、ワード線信号WLTの活
性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状
態とでほぼ同じになるように設計されている（図３
（ｃ））。このように設計することで、Ｈ状態の読み出
しマージンは、図９に示した容量１０ｃ、１０ｄがない
場合にも、従来と同様に向上できる。ライトスイッチ１
０ｅの結合容量が従来と同じ場合にも、キック動作によ
りビット線BLCの電圧が下がるため、読み出しマージン
は向上する。
は、例えば、キック動作により、ワード線信号WLTの活
性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状
態とでほぼ同じになるように設計されている（図３
（ｃ））。このように設計することで、Ｈ状態の読み出
しマージンは、図９に示した容量１０ｃ、１０ｄがない
場合にも、従来と同様に向上できる。ライトスイッチ１
０ｅの結合容量が従来と同じ場合にも、キック動作によ
りビット線BLCの電圧が下がるため、読み出しマージン
は向上する。
【００４３】次に、ワード線信号WLTが活性化され、メ
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧
は、上昇する。ビット線BLTの波形のうち、低レベル側
に変化する破線は、図９と同様に、Ｌ状態を保持してい
るメモリセルMCを読み出したときを示している。ワード
線信号WLTが活性化された後、カラム選択信号CSLPが活
性化される前に書き込み制御信号WSELCPが低レベルに変
化する（図３（ｄ））。書き込み制御信号WSELCPの変化
タイミングは、読み出し制御信号RDRVNが低レベルに変
化する前が望ましい。この後、ラッチ１０ａが活性化さ
れ、ビット線対BLT、BLCの電圧差が大きくなる。
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧
は、上昇する。ビット線BLTの波形のうち、低レベル側
に変化する破線は、図９と同様に、Ｌ状態を保持してい
るメモリセルMCを読み出したときを示している。ワード
線信号WLTが活性化された後、カラム選択信号CSLPが活
性化される前に書き込み制御信号WSELCPが低レベルに変
化する（図３（ｄ））。書き込み制御信号WSELCPの変化
タイミングは、読み出し制御信号RDRVNが低レベルに変
化する前が望ましい。この後、ラッチ１０ａが活性化さ
れ、ビット線対BLT、BLCの電圧差が大きくなる。
【００４４】次に、読み出し制御信号RDRVNが、ラッチ
１０ａの活性化に同期して低レベルに変化し、ノードND
03、ND04に読み出しデータが出力される。ノードND03、
ND04の論理レベルは、ビット線BLT、BLCの論理レベルと
反対になる。この後、カラム選択信号CSLPが活性化され
（図３（ｅ））、相補の読み出しデータが読み出しデー
タ線RDC、RDTに出力される。
１０ａの活性化に同期して低レベルに変化し、ノードND
03、ND04に読み出しデータが出力される。ノードND03、
ND04の論理レベルは、ビット線BLT、BLCの論理レベルと
反対になる。この後、カラム選択信号CSLPが活性化され
（図３（ｅ））、相補の読み出しデータが読み出しデー
タ線RDC、RDTに出力される。
【００４５】カラム選択信号CSLPおよびワード線信号WL
Tが非活性化され（図３（ｆ））、ラッチ１０ａが非活
性化され、増幅期間が完了する。この後、書き込み制御
信号WSELTP、WSELCPおよびビット線制御信号BTRPが高レ
ベルに変化する。ビット線BLT、BLCがイコライズされ、
読み出し制御信号RDRVNが非活性化（高レベル）され、
リードスイッチ１０ｆ、１０ｇが非活性化され、読み出
し動作が完了する。
Tが非活性化され（図３（ｆ））、ラッチ１０ａが非活
性化され、増幅期間が完了する。この後、書き込み制御
信号WSELTP、WSELCPおよびビット線制御信号BTRPが高レ
ベルに変化する。ビット線BLT、BLCがイコライズされ、
読み出し制御信号RDRVNが非活性化（高レベル）され、
リードスイッチ１０ｆ、１０ｇが非活性化され、読み出
し動作が完了する。
【００４６】（Ｂ）ライトサイクル 書き込み動作では、書き込みデータが伝達されるビット
線BLTに対応する書き込み制御信号WSELTPは、常に高レ
ベルに保持される。書き込み制御信号WSELCPは、上述し
たリードサイクルと同様に、ビット線制御信号BTRPが非
活性化（低レベル）された後、ワード線信号WLTが活性
化される前に低レベルに変化する（キック動作）。書き
込み制御信号WSELCPの変化により、ビット線BLCの電圧
は、ライトスイッチ１０ｅの結合容量により下がる（図
３（ｇ））。
線BLTに対応する書き込み制御信号WSELTPは、常に高レ
ベルに保持される。書き込み制御信号WSELCPは、上述し
たリードサイクルと同様に、ビット線制御信号BTRPが非
活性化（低レベル）された後、ワード線信号WLTが活性
化される前に低レベルに変化する（キック動作）。書き
込み制御信号WSELCPの変化により、ビット線BLCの電圧
は、ライトスイッチ１０ｅの結合容量により下がる（図
３（ｇ））。
【００４７】書き込み制御信号WSELCPは、ワード線信号
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図３（ｈ））。カラム選
択信号CSLPが活性化され、書き込みデータ線WDT、WDCに
伝達された書き込みデータが、ノードND01、ND02を介し
てビット線BLT、BLCに伝達される。この例では、書き込
みデータの論理は、メモリセルMCに保持されたデータの
論理と逆になっている。このため、ビット線BLT、BLCの
レベルは反転する（図３（ｉ））。
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図３（ｈ））。カラム選
択信号CSLPが活性化され、書き込みデータ線WDT、WDCに
伝達された書き込みデータが、ノードND01、ND02を介し
てビット線BLT、BLCに伝達される。この例では、書き込
みデータの論理は、メモリセルMCに保持されたデータの
論理と逆になっている。このため、ビット線BLT、BLCの
レベルは反転する（図３（ｉ））。
【００４８】書き込みデータがラッチ１０ａにより所定
のレベルまで増幅された後、カラム選択信号CSLPおよび
書き込み制御信号WSELCPが、順次非活性化される（図３
（ｊ））。書き込みデータがラッチ１０ａにより十分増
幅され、メモリセルMCに書き込まれた後、ワード線信号
WLTが非活性化される（図３（ｋ））。この後、書き込
み制御信号WSELCPが、再び高レベルに変化する。ビット
線制御信号BTRPが活性化され、ビット線BLT、BLCがイコ
ライズされ、書き込み動作が完了する。
のレベルまで増幅された後、カラム選択信号CSLPおよび
書き込み制御信号WSELCPが、順次非活性化される（図３
（ｊ））。書き込みデータがラッチ１０ａにより十分増
幅され、メモリセルMCに書き込まれた後、ワード線信号
WLTが非活性化される（図３（ｋ））。この後、書き込
み制御信号WSELCPが、再び高レベルに変化する。ビット
線制御信号BTRPが活性化され、ビット線BLT、BLCがイコ
ライズされ、書き込み動作が完了する。
【００４９】再書き込み動作において、センスアンプ２
８に供給される信号のタイミングは、カラム選択信号CS
LPを除いて上述した書き込み動作と同一である。再書き
込み動作では、カラム選択信号CSLPは活性化されないた
め、メモリセルMCから伝達されたデータは、ラッチ１０
ａにより増幅され、再びメモリセルMCに書き込まれる。
したがって、ビット線BLT、BLCの波形は、リードサイク
ルと同じになる。この結果、再書き込み動作において
も、Ｈ状態のメモリセルMCの読み出しマージンが向上す
る。すなわち、Ｈ状態を保持するメモリセルMCにおい
て、増幅されたデータが確実に再書き込みされる。
８に供給される信号のタイミングは、カラム選択信号CS
LPを除いて上述した書き込み動作と同一である。再書き
込み動作では、カラム選択信号CSLPは活性化されないた
め、メモリセルMCから伝達されたデータは、ラッチ１０
ａにより増幅され、再びメモリセルMCに書き込まれる。
したがって、ビット線BLT、BLCの波形は、リードサイク
ルと同じになる。この結果、再書き込み動作において
も、Ｈ状態のメモリセルMCの読み出しマージンが向上す
る。すなわち、Ｈ状態を保持するメモリセルMCにおい
て、増幅されたデータが確実に再書き込みされる。
【００５０】このように、ライトサイクルにおいても、
書き込み動作を正常に実行するとともに、データを書き
込む以外のメモリセルのデータを、キック動作により確
実に再書き込みできる。以上、本実施形態では、書き込
みデータをビット線に伝達するライトスイッチ（トラン
ジスタ）のうち、参照電圧が供給されるビット線BLCに
接続されたライトスイッチ１０ｅを、センスアンプ２８
の増幅動作前に予め動作し、トランジスタとビット線と
の結合容量により、ビット線BLCの電圧を下げた（キッ
ク動作）。このため、キック動作専用の容量を形成する
ことなく、Ｈ状態の読み出しデータの読み出しマージン
を向上できる。従来の容量（図１０の容量１０ｂ、１０
ｃ）が不要になるため、センスアンプ２８のレイアウト
サイズが小さくなり、チップサイズを小さくできる。
書き込み動作を正常に実行するとともに、データを書き
込む以外のメモリセルのデータを、キック動作により確
実に再書き込みできる。以上、本実施形態では、書き込
みデータをビット線に伝達するライトスイッチ（トラン
ジスタ）のうち、参照電圧が供給されるビット線BLCに
接続されたライトスイッチ１０ｅを、センスアンプ２８
の増幅動作前に予め動作し、トランジスタとビット線と
の結合容量により、ビット線BLCの電圧を下げた（キッ
ク動作）。このため、キック動作専用の容量を形成する
ことなく、Ｈ状態の読み出しデータの読み出しマージン
を向上できる。従来の容量（図１０の容量１０ｂ、１０
ｃ）が不要になるため、センスアンプ２８のレイアウト
サイズが小さくなり、チップサイズを小さくできる。
【００５１】ビット線対のビット線BLT、BLCにそれぞれ
接続されるライトスイッチ１０ｄ、１０ｅをそれぞれ独
立に制御することで、キック動作した。このため、セン
スアンプ２８の回路を従来に比べほとんど変更すること
なく、ライトスイッチ１０ｄ、１０ｅの結合容量を利用
して、ビット線対の一方のビット線の電圧を容易に変化
できる。具体的には、ライトスイッチ１０ｄ、１０ｅの
ゲートに、それぞれ別の書き込み制御信号WSELTP、WSEL
CPを供給すればよい。
接続されるライトスイッチ１０ｄ、１０ｅをそれぞれ独
立に制御することで、キック動作した。このため、セン
スアンプ２８の回路を従来に比べほとんど変更すること
なく、ライトスイッチ１０ｄ、１０ｅの結合容量を利用
して、ビット線対の一方のビット線の電圧を容易に変化
できる。具体的には、ライトスイッチ１０ｄ、１０ｅの
ゲートに、それぞれ別の書き込み制御信号WSELTP、WSEL
CPを供給すればよい。
【００５２】直列に接続されたカラムスイッチ１６ｂお
よびライトスイッチ１０ｅのうち、ライトスイッチ１０
ｅをキック動作し、ビット線BLCの電圧を下げた。カラ
ムアドレス信号に応じて活性化されるカラムスイッチ１
６ｂは、ライトスイッチ１０ｅのキック動作の際にオフ
している。このため、増幅動作前のライトスイッチ１０
ｅの動作により、ビット線BLCの電圧が書き込みデータ
線WDCの影響を受けることを防止できる。この結果、メ
モリセルに保持されたデータをより確実に読み出すこと
ができる。
よびライトスイッチ１０ｅのうち、ライトスイッチ１０
ｅをキック動作し、ビット線BLCの電圧を下げた。カラ
ムアドレス信号に応じて活性化されるカラムスイッチ１
６ｂは、ライトスイッチ１０ｅのキック動作の際にオフ
している。このため、増幅動作前のライトスイッチ１０
ｅの動作により、ビット線BLCの電圧が書き込みデータ
線WDCの影響を受けることを防止できる。この結果、メ
モリセルに保持されたデータをより確実に読み出すこと
ができる。
【００５３】図４は、本発明の半導体メモリおよび半導
体メモリの制御方法の第２の実施形態におけるセンスア
ンプの動作を示している。この実施形態は、請求項１、
請求項２、請求項４、請求項６、請求項７および請求項
８に対応している。従来技術および第１の実施形態で説
明した回路・信号と同一の回路・信号については、同一
の符号を付し、これ等については、詳細な説明を省略す
る。
体メモリの制御方法の第２の実施形態におけるセンスア
ンプの動作を示している。この実施形態は、請求項１、
請求項２、請求項４、請求項６、請求項７および請求項
８に対応している。従来技術および第１の実施形態で説
明した回路・信号と同一の回路・信号については、同一
の符号を付し、これ等については、詳細な説明を省略す
る。
【００５４】この実施形態では、書き込み制御信号WSEL
TP、WSELCPの生成タイミングが、第１の実施形態と相違
している。その他の構成および信号の生成タイミング
は、第１の実施形態と同一である。すなわち、この実施
形態のDRAMの全体構成は、図１に示したロウ制御回路２
０を除き、第１の実施形態と同一である。センスアンプ
およびその周囲の回路は、図２と同一である。
TP、WSELCPの生成タイミングが、第１の実施形態と相違
している。その他の構成および信号の生成タイミング
は、第１の実施形態と同一である。すなわち、この実施
形態のDRAMの全体構成は、図１に示したロウ制御回路２
０を除き、第１の実施形態と同一である。センスアンプ
およびその周囲の回路は、図２と同一である。
【００５５】この実施形態においても、読み出しデータ
または書き込みデータは、ビット線BLTに伝達される。
ビット線BLC（リファレンス）は参照電圧の供給線とし
て作用する。書き込み制御信号WSELTPは、第１の実施形
態と異なり通常低レベルを保持し、キック動作時に高レ
ベルに変化する。上述した図３と同じタイミングの波形
については、詳細な説明は省略する。
または書き込みデータは、ビット線BLTに伝達される。
ビット線BLC（リファレンス）は参照電圧の供給線とし
て作用する。書き込み制御信号WSELTPは、第１の実施形
態と異なり通常低レベルを保持し、キック動作時に高レ
ベルに変化する。上述した図３と同じタイミングの波形
については、詳細な説明は省略する。
【００５６】（Ａ）リードサイクル まず、ビット線制御信号BTRPが非活性化された後、ワー
ド線信号WLTが活性化される前に、書き込み制御信号WSE
LTPが高レベルに変化する（図４（ａ））。ビット線BLT
の電圧は、書き込み制御信号WSELTPの変化によるライト
スイッチ１０ｄの結合容量の作用で上がる（キック動
作、図４（ｂ））。
ド線信号WLTが活性化される前に、書き込み制御信号WSE
LTPが高レベルに変化する（図４（ａ））。ビット線BLT
の電圧は、書き込み制御信号WSELTPの変化によるライト
スイッチ１０ｄの結合容量の作用で上がる（キック動
作、図４（ｂ））。
【００５７】ライトスイッチ１０ｄの結合容量は、図３
の説明と同様に、例えば、上述したキック動作により、
ワード線信号WLTの活性化後のビット線対BLT、BLCの電
圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計
されている（図４（ｃ））。このため、Ｈ状態の読み出
しマージンは、図９に示した容量１０ｃ、１０ｄがない
場合にも、従来と同様に向上できる。ライトスイッチ１
０ｄの結合容量が従来と同じ場合にも、キック動作によ
りビット線BLTの電圧が上がるため、読み出しマージン
は向上する。
の説明と同様に、例えば、上述したキック動作により、
ワード線信号WLTの活性化後のビット線対BLT、BLCの電
圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計
されている（図４（ｃ））。このため、Ｈ状態の読み出
しマージンは、図９に示した容量１０ｃ、１０ｄがない
場合にも、従来と同様に向上できる。ライトスイッチ１
０ｄの結合容量が従来と同じ場合にも、キック動作によ
りビット線BLTの電圧が上がるため、読み出しマージン
は向上する。
【００５８】次に、ワード線信号WLTが活性化され、メ
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧
は、さらに上昇する。ワード線信号WLTが活性化された
後、カラム選択信号CSLPが活性化される前に書き込み制
御信号WSELTPが低レベルに変化する（図４（ｄ））。書
き込み制御信号WSELTPの変化タイミングは、読み出し制
御信号RDRVNが低レベルに変化する前が望ましい。この
後、ラッチ１０ａが活性化され、ビット線対BLT、BLCの
電圧差が大きくなる。読み出し制御信号RDRVNが、低レ
ベルに変化し、カラム選択信号CSLPが活性化され（図４
（ｅ））、相補の読み出しデータが読み出しデータ線RD
C、RDTに出力される。
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧
は、さらに上昇する。ワード線信号WLTが活性化された
後、カラム選択信号CSLPが活性化される前に書き込み制
御信号WSELTPが低レベルに変化する（図４（ｄ））。書
き込み制御信号WSELTPの変化タイミングは、読み出し制
御信号RDRVNが低レベルに変化する前が望ましい。この
後、ラッチ１０ａが活性化され、ビット線対BLT、BLCの
電圧差が大きくなる。読み出し制御信号RDRVNが、低レ
ベルに変化し、カラム選択信号CSLPが活性化され（図４
（ｅ））、相補の読み出しデータが読み出しデータ線RD
C、RDTに出力される。
【００５９】この後、図３と同様に、カラム選択信号CS
LP、ワード線信号WLT、読み出し制御信号RDRVN、および
ビット線制御信号BTRPが変化し、読み出し動作が完了す
る。 （Ｂ）ライトサイクル まず、書き込みデータが伝達されるビット線BLTに対応
する書き込み制御信号WSELTPは、上述したリードサイク
ルと同様に、ビット線制御信号BTRPが非活性化（低レベ
ル）された後、ワード線信号WLTが活性化される前に高
レベルに変化する（キック動作）。書き込み制御信号WS
ELTPの変化により、ビット線BLTの電圧は上がる（図４
（ｆ））。
LP、ワード線信号WLT、読み出し制御信号RDRVN、および
ビット線制御信号BTRPが変化し、読み出し動作が完了す
る。 （Ｂ）ライトサイクル まず、書き込みデータが伝達されるビット線BLTに対応
する書き込み制御信号WSELTPは、上述したリードサイク
ルと同様に、ビット線制御信号BTRPが非活性化（低レベ
ル）された後、ワード線信号WLTが活性化される前に高
レベルに変化する（キック動作）。書き込み制御信号WS
ELTPの変化により、ビット線BLTの電圧は上がる（図４
（ｆ））。
【００６０】書き込み制御信号WSELCPは、ワード線信号
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図４（ｇ））。カラム選
択信号CSLPが活性化され、書き込みデータ線WDT、WDCに
伝達された書き込みデータがノードND01、ND02を介して
ビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベ
ルは反転する（図４（ｈ））。
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図４（ｇ））。カラム選
択信号CSLPが活性化され、書き込みデータ線WDT、WDCに
伝達された書き込みデータがノードND01、ND02を介して
ビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベ
ルは反転する（図４（ｈ））。
【００６１】次に、カラム選択信号CSLPおよび書き込み
制御信号WSELTP、WSELCPが、順次非活性化される（図４
（ｉ））。書き込みデータがラッチ１０ａにより十分増
幅され、メモリセルMCに書き込まれた後、ワード線信号
WLTが非活性化される（図４（ｊ））。この後、ビット
線制御信号BTRPが活性化され、ビット線BLT、BLCがイコ
ライズされ、書き込み動作が完了する。
制御信号WSELTP、WSELCPが、順次非活性化される（図４
（ｉ））。書き込みデータがラッチ１０ａにより十分増
幅され、メモリセルMCに書き込まれた後、ワード線信号
WLTが非活性化される（図４（ｊ））。この後、ビット
線制御信号BTRPが活性化され、ビット線BLT、BLCがイコ
ライズされ、書き込み動作が完了する。
【００６２】再書き込み動作において、センスアンプ２
８に供給される信号のタイミングは、カラム選択信号CS
LPを除いて上述した書き込み動作と同一である。ビット
線BLT、BLCの波形は、リードサイクルと同じになる。こ
の結果、再書き込み動作においても、Ｈ状態のメモリセ
ルMCの読み出しマージンが向上する。すなわち、Ｈ状態
を保持するメモリセルMCにおいて、増幅されたデータが
確実に再書き込みされる。
８に供給される信号のタイミングは、カラム選択信号CS
LPを除いて上述した書き込み動作と同一である。ビット
線BLT、BLCの波形は、リードサイクルと同じになる。こ
の結果、再書き込み動作においても、Ｈ状態のメモリセ
ルMCの読み出しマージンが向上する。すなわち、Ｈ状態
を保持するメモリセルMCにおいて、増幅されたデータが
確実に再書き込みされる。
【００６３】上述したように、この実施形態では、書き
込み制御信号WSELTP、WSELCPを独立に制御し、データが
伝達されるビット線BLTをキック動作することで、Ｈ状
態のメモリセルMCのデータを確実に読み出すことができ
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。
込み制御信号WSELTP、WSELCPを独立に制御し、データが
伝達されるビット線BLTをキック動作することで、Ｈ状
態のメモリセルMCのデータを確実に読み出すことができ
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。
【００６４】図５は、本発明の半導体メモリおよび半導
体メモリの制御方法の第３の実施形態における読み書き
制御回路およびメモリセルアレイの要部を示している。
この実施形態は、請求項１、請求項３、請求項４、請求
項５、請求項７および請求項８に対応している。従来技
術および第１の実施形態で説明した回路・信号と同一の
回路・信号については、同一の符号を付し、これ等につ
いては、詳細な説明を省略する。
体メモリの制御方法の第３の実施形態における読み書き
制御回路およびメモリセルアレイの要部を示している。
この実施形態は、請求項１、請求項３、請求項４、請求
項５、請求項７および請求項８に対応している。従来技
術および第１の実施形態で説明した回路・信号と同一の
回路・信号については、同一の符号を付し、これ等につ
いては、詳細な説明を省略する。
【００６５】この実施形態のDRAMの全体構成は、図１に
示したロウ制御回路２０を除き、第１の実施形態と同一
である。本実施形態のロウ制御回路は、書き込み制御信
号WSELPおよび読み出し制御信号RDRVTN、RDRVCNを出力
する。また、センスアンプ３０が、第１の実施形態（図
２）のセンスアンプ２８と相違している。センスアンプ
３０のライトスイッチ１０ｄ、１０ｅは、書き込み制御
信号WSELPで制御され、センスアンプ３０のリードスイ
ッチ１０ｆ、１０ｇは、それぞれ読み出し制御信号RDRV
TN、RDRVCNで制御されている。その他の構成は、図２と
同一である。
示したロウ制御回路２０を除き、第１の実施形態と同一
である。本実施形態のロウ制御回路は、書き込み制御信
号WSELPおよび読み出し制御信号RDRVTN、RDRVCNを出力
する。また、センスアンプ３０が、第１の実施形態（図
２）のセンスアンプ２８と相違している。センスアンプ
３０のライトスイッチ１０ｄ、１０ｅは、書き込み制御
信号WSELPで制御され、センスアンプ３０のリードスイ
ッチ１０ｆ、１０ｇは、それぞれ読み出し制御信号RDRV
TN、RDRVCNで制御されている。その他の構成は、図２と
同一である。
【００６６】図６は、上述したセンスアンプ３０の動作
の一例を示している。上述した図３と同じタイミングの
波形については、詳細な説明は省略する。この例におい
ても、読み出しデータまたは書き込みデータは、ビット
線BLTに伝達される。ビット線BLC（リファレンス）は参
照電圧の供給線として作用する。読み出し制御信号RDRV
TN、RDRVCNは、通常高レベルを保持している。読み出し
制御信号RDRVTN、RDRVCNは、センスアンプ３０の動作時
に順次低レベルに変化する。カラム選択信号CSLPが非活
性化（低レベル）の期間、ノードND03、ND04は、高イン
ピーダンス状態である。このため、この期間、読み出し
制御信号RDRVTN、RDRVCNが高レベルになっていても、読
み出し動作および書き込み動作には影響しない。
の一例を示している。上述した図３と同じタイミングの
波形については、詳細な説明は省略する。この例におい
ても、読み出しデータまたは書き込みデータは、ビット
線BLTに伝達される。ビット線BLC（リファレンス）は参
照電圧の供給線として作用する。読み出し制御信号RDRV
TN、RDRVCNは、通常高レベルを保持している。読み出し
制御信号RDRVTN、RDRVCNは、センスアンプ３０の動作時
に順次低レベルに変化する。カラム選択信号CSLPが非活
性化（低レベル）の期間、ノードND03、ND04は、高イン
ピーダンス状態である。このため、この期間、読み出し
制御信号RDRVTN、RDRVCNが高レベルになっていても、読
み出し動作および書き込み動作には影響しない。
【００６７】（Ａ）リードサイクル まず、ビット線制御信号BTRPが非活性化された後、ワー
ド線信号WLTが活性化される前に、読み出し制御信号RDR
VCNが低レベルに変化する（図６（ａ））。ビット線BLC
の電圧は、読み出し制御信号RDRVCNの変化によるリード
スイッチ１０ｇの結合容量の作用で下がる（キック動
作、図６（ｂ））。
ド線信号WLTが活性化される前に、読み出し制御信号RDR
VCNが低レベルに変化する（図６（ａ））。ビット線BLC
の電圧は、読み出し制御信号RDRVCNの変化によるリード
スイッチ１０ｇの結合容量の作用で下がる（キック動
作、図６（ｂ））。
【００６８】ここで、リードスイッチ１０ｇの結合容量
は、例えば、上述したキック動作により、ワード線信号
WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状
態、Ｌ状態とでほぼ同じになるように設計されている
（図６（ｃ））。次に、ワード線信号WLTが活性化さ
れ、メモリセルMCに保持されているデータ（この例では
Ｈ状態）は、ビット線BLTに伝達され、ビット線BLTの電
圧が上昇する。ワード線信号WLTが活性化された後、読
み出し制御信号RDRVTNが低レベルに変化し（図６
（ｄ））、ノードND03、ND04に読み出しデータが出力さ
れる。読み出し制御信号RDRVTNが低レベルに変化した
後、カラム選択信号CSLPが活性化され（図６（ｅ））、
読み出しデータが読み出しデータ線RDC、RDTに出力され
る。
は、例えば、上述したキック動作により、ワード線信号
WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状
態、Ｌ状態とでほぼ同じになるように設計されている
（図６（ｃ））。次に、ワード線信号WLTが活性化さ
れ、メモリセルMCに保持されているデータ（この例では
Ｈ状態）は、ビット線BLTに伝達され、ビット線BLTの電
圧が上昇する。ワード線信号WLTが活性化された後、読
み出し制御信号RDRVTNが低レベルに変化し（図６
（ｄ））、ノードND03、ND04に読み出しデータが出力さ
れる。読み出し制御信号RDRVTNが低レベルに変化した
後、カラム選択信号CSLPが活性化され（図６（ｅ））、
読み出しデータが読み出しデータ線RDC、RDTに出力され
る。
【００６９】この後、カラム選択信号CSLPおよびワード
線信号WLTが非活性化され（図６（ｆ））、ラッチ１０
ａが非活性化され、増幅期間が完了する。ビット線制御
信号BTRPが高レベルに変化し、ビット線BLT、BLCがイコ
ライズされる。読み出し制御信号RDRVTN、RDRVCNが非活
性化（高レベル）され、リードスイッチ１０ｆ、１０ｇ
が非活性化され、読み出し動作が完了する。
線信号WLTが非活性化され（図６（ｆ））、ラッチ１０
ａが非活性化され、増幅期間が完了する。ビット線制御
信号BTRPが高レベルに変化し、ビット線BLT、BLCがイコ
ライズされる。読み出し制御信号RDRVTN、RDRVCNが非活
性化（高レベル）され、リードスイッチ１０ｆ、１０ｇ
が非活性化され、読み出し動作が完了する。
【００７０】（Ｂ）ライトサイクル 書き込み動作では、書き込みデータが伝達されるビット
線BLTに対応する読み出し制御信号RDRVTNは、常に高レ
ベルに保持される。読み出し制御信号RDRVCNは、上述し
たリードサイクルと同様に、ビット線制御信号BTRPが非
活性化（低レベル）された後、ワード線信号WLTが活性
化される前に低レベルに変化する（キック動作）。読み
出し制御信号RDRVCNの変化により、ビット線BLCの電圧
は、リードスイッチ１０ｇの結合容量により下がる（図
６（ｇ））。
線BLTに対応する読み出し制御信号RDRVTNは、常に高レ
ベルに保持される。読み出し制御信号RDRVCNは、上述し
たリードサイクルと同様に、ビット線制御信号BTRPが非
活性化（低レベル）された後、ワード線信号WLTが活性
化される前に低レベルに変化する（キック動作）。読み
出し制御信号RDRVCNの変化により、ビット線BLCの電圧
は、リードスイッチ１０ｇの結合容量により下がる（図
６（ｇ））。
【００７１】読み出し制御信号RDRVCNは、ワード線信号
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図６（ｈ））。書き込み
制御信号WSELPおよびカラム選択信号CSLPが順次活性化
され、書き込みデータ線WDT、WDCに伝達された書き込み
データがノードND01、ND02を介してビット線BLT、BLCに
伝達され、ビット線BLT、BLCのレベルは反転する（図６
（ｉ））。
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図６（ｈ））。書き込み
制御信号WSELPおよびカラム選択信号CSLPが順次活性化
され、書き込みデータ線WDT、WDCに伝達された書き込み
データがノードND01、ND02を介してビット線BLT、BLCに
伝達され、ビット線BLT、BLCのレベルは反転する（図６
（ｉ））。
【００７２】次に、カラム選択信号CSLPおよび書き込み
制御信号WSELPが、順次非活性化され（図６（ｊ））、
ワード線信号WLTが非活性化される（図６（ｋ））。こ
の後、書き込み制御信号WSELCPが、再び高レベルに変化
する。ビット線制御信号BTRPが活性化され、ビット線BL
T、BLCがイコライズされ、書き込み動作が完了する。再
書き込み動作において、センスアンプ３０に供給される
信号のタイミングは、カラム選択信号CSLPを除いて上述
した書き込み動作と同一である。再書き込み動作では、
カラム選択信号CSLPは活性化されないため、メモリセル
MCから伝達されたデータは、ラッチ１０ａにより増幅さ
れ、再びメモリセルMCに書き込まれる。したがって、ビ
ット線BLT、BLCの波形は、リードサイクルと同じにな
る。この結果、再書き込み動作においても、上述した実
施形態と同様に、Ｈ状態のメモリセルMCの読み出しマー
ジンが向上する。
制御信号WSELPが、順次非活性化され（図６（ｊ））、
ワード線信号WLTが非活性化される（図６（ｋ））。こ
の後、書き込み制御信号WSELCPが、再び高レベルに変化
する。ビット線制御信号BTRPが活性化され、ビット線BL
T、BLCがイコライズされ、書き込み動作が完了する。再
書き込み動作において、センスアンプ３０に供給される
信号のタイミングは、カラム選択信号CSLPを除いて上述
した書き込み動作と同一である。再書き込み動作では、
カラム選択信号CSLPは活性化されないため、メモリセル
MCから伝達されたデータは、ラッチ１０ａにより増幅さ
れ、再びメモリセルMCに書き込まれる。したがって、ビ
ット線BLT、BLCの波形は、リードサイクルと同じにな
る。この結果、再書き込み動作においても、上述した実
施形態と同様に、Ｈ状態のメモリセルMCの読み出しマー
ジンが向上する。
【００７３】上述したように、この実施形態では、読み
出し制御信号RDRVTN、RDRVCNを独立に制御し、データが
伝達されるビット線BLCをキック動作することで、Ｈ状
態のメモリセルMCのデータを確実に読み出すことができ
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。さらに、この実施形
態では、直列に接続されたカラムスイッチ１６ｄおよび
リードスイッチ１０ｇのうち、リードスイッチ１０ｇを
キック動作し、ビット線BLCの電圧を下げた。カラムア
ドレス信号に応じて活性化されるカラムスイッチ１６ｄ
は、リードスイッチ１０ｇのキック動作の際にオフして
いる。このため、増幅動作前のリードスイッチ１０ｇの
動作により、ビット線BLCの電圧が読み出しデータ線RDC
の影響を受けることを防止できる。この結果、メモリセ
ルに保持されたデータをより確実に読み出すことができ
る。
出し制御信号RDRVTN、RDRVCNを独立に制御し、データが
伝達されるビット線BLCをキック動作することで、Ｈ状
態のメモリセルMCのデータを確実に読み出すことができ
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。さらに、この実施形
態では、直列に接続されたカラムスイッチ１６ｄおよび
リードスイッチ１０ｇのうち、リードスイッチ１０ｇを
キック動作し、ビット線BLCの電圧を下げた。カラムア
ドレス信号に応じて活性化されるカラムスイッチ１６ｄ
は、リードスイッチ１０ｇのキック動作の際にオフして
いる。このため、増幅動作前のリードスイッチ１０ｇの
動作により、ビット線BLCの電圧が読み出しデータ線RDC
の影響を受けることを防止できる。この結果、メモリセ
ルに保持されたデータをより確実に読み出すことができ
る。
【００７４】することができる。図７は、本発明の半導
体メモリおよび半導体メモリの制御方法の第４の実施形
態におけるセンスアンプの動作を示している。この実施
形態は、請求項１、請求項３、請求項４、請求項６、請
求項７および請求項８に対応している。従来技術および
第１、第３の実施形態で説明した回路・信号と同一の回
路・信号については、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。
体メモリおよび半導体メモリの制御方法の第４の実施形
態におけるセンスアンプの動作を示している。この実施
形態は、請求項１、請求項３、請求項４、請求項６、請
求項７および請求項８に対応している。従来技術および
第１、第３の実施形態で説明した回路・信号と同一の回
路・信号については、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。
【００７５】この実施形態では、読み出し制御信号RDRV
TN、RDRVCNの生成タイミングが、第３の実施形態と相違
している。その他の構成および信号の生成タイミング
は、第３の実施形態と同一である。すなわち、この実施
形態のDRAMの全体構成は、ロウ制御回路を除き、第３の
実施形態と同一である。センスアンプおよびその周囲の
回路は、図５と同一である。
TN、RDRVCNの生成タイミングが、第３の実施形態と相違
している。その他の構成および信号の生成タイミング
は、第３の実施形態と同一である。すなわち、この実施
形態のDRAMの全体構成は、ロウ制御回路を除き、第３の
実施形態と同一である。センスアンプおよびその周囲の
回路は、図５と同一である。
【００７６】この実施形態においても、読み出しデータ
または書き込みデータは、ビット線BLTに伝達される。
ビット線BLC（リファレンス）は参照電圧の供給線とし
て作用する。読み出し制御信号RDRVTNは、通常低レベル
を保持し、キック動作時に高レベルに変化する。図６と
同じタイミングの波形については、詳細な説明は省略す
る。
または書き込みデータは、ビット線BLTに伝達される。
ビット線BLC（リファレンス）は参照電圧の供給線とし
て作用する。読み出し制御信号RDRVTNは、通常低レベル
を保持し、キック動作時に高レベルに変化する。図６と
同じタイミングの波形については、詳細な説明は省略す
る。
【００７７】（Ａ）リードサイクル まず、ビット線制御信号BTRPが非活性化された後、ワー
ド線信号WLTが活性化される前に、読み出し制御信号RDR
VTNが高レベルに変化する（図７（ａ））。ビット線BLT
の電圧は、読み出し制御信号RDRVTNの変化によるリード
スイッチ１０ｆの結合容量の作用で上がる（キック動
作、図７（ｂ））。
ド線信号WLTが活性化される前に、読み出し制御信号RDR
VTNが高レベルに変化する（図７（ａ））。ビット線BLT
の電圧は、読み出し制御信号RDRVTNの変化によるリード
スイッチ１０ｆの結合容量の作用で上がる（キック動
作、図７（ｂ））。
【００７８】リードスイッチ１０ｆの結合容量は、図６
の説明と同様に、例えば、上述したキック動作により、
ワード線信号WLTの活性化後のビット線対BLT、BLCの電
圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計
されている（図７（ｃ））。リードスイッチ１０ｆの結
合容量が従来と同じ場合にも、キック動作によりビット
線BLTの電圧が上がるため、読み出しマージンは向上す
る。
の説明と同様に、例えば、上述したキック動作により、
ワード線信号WLTの活性化後のビット線対BLT、BLCの電
圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計
されている（図７（ｃ））。リードスイッチ１０ｆの結
合容量が従来と同じ場合にも、キック動作によりビット
線BLTの電圧が上がるため、読み出しマージンは向上す
る。
【００７９】次に、ワード線信号WLTが活性化され、メ
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧が
さらに上昇する。ワード線信号WLTが活性化された後、
カラム選択信号CSLPが活性化される前に読み出し制御信
号RDRVTNが低レベルに変化する（図７（ｄ））。この
後、カラム選択信号CSLPが活性化され（図７（ｅ））、
相補の読み出しデータが読み出しデータ線RDC、RDTに出
力される。
モリセルMCに保持されているデータ（この例ではＨ状
態）は、ビット線BLTに伝達され、ビット線BLTの電圧が
さらに上昇する。ワード線信号WLTが活性化された後、
カラム選択信号CSLPが活性化される前に読み出し制御信
号RDRVTNが低レベルに変化する（図７（ｄ））。この
後、カラム選択信号CSLPが活性化され（図７（ｅ））、
相補の読み出しデータが読み出しデータ線RDC、RDTに出
力される。
【００８０】この後、図６と同様に、カラム選択信号CS
LP、ワード線信号WLT、およびビット線制御信号BTRPが
変化し、読み出し動作が完了する。 （Ｂ）ライトサイクル まず、書き込みデータが伝達されるビット線BLTに対応
する読み出し制御信号RDRVTNは、上述したリードサイク
ルと同様に、ビット線制御信号BTRPが非活性化（低レベ
ル）された後、ワード線信号WLTが活性化される前に高
レベルに変化する（キック動作）。読み出し制御信号RD
RVTNの変化により、ビット線BLTの電圧は上がる（図７
（ｆ））。
LP、ワード線信号WLT、およびビット線制御信号BTRPが
変化し、読み出し動作が完了する。 （Ｂ）ライトサイクル まず、書き込みデータが伝達されるビット線BLTに対応
する読み出し制御信号RDRVTNは、上述したリードサイク
ルと同様に、ビット線制御信号BTRPが非活性化（低レベ
ル）された後、ワード線信号WLTが活性化される前に高
レベルに変化する（キック動作）。読み出し制御信号RD
RVTNの変化により、ビット線BLTの電圧は上がる（図７
（ｆ））。
【００８１】読み出し制御信号RDRVCNは、ワード線信号
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図７（ｇ））。書き込み
制御信号WSELPおよびカラム選択信号CSLPが順次活性化
され、書き込みデータ線WDT、WDCに伝達された書き込み
データがノードND01、ND02を介してビット線BLT、BLCに
伝達され、ビット線BLT、BLCのレベルは反転する（図７
（ｈ））。
WLTが活性化された後、カラム選択信号CSLPが活性化さ
れる前に高レベルに変化する（図７（ｇ））。書き込み
制御信号WSELPおよびカラム選択信号CSLPが順次活性化
され、書き込みデータ線WDT、WDCに伝達された書き込み
データがノードND01、ND02を介してビット線BLT、BLCに
伝達され、ビット線BLT、BLCのレベルは反転する（図７
（ｈ））。
【００８２】次に、カラム選択信号CSLPおよび書き込み
制御信号WSELPが、順次非活性化され（図７（ｉ））、
ワード線信号WLTが非活性化される（図７（ｊ））。こ
の後、ビット線制御信号BTRPが活性化され、読み出し制
御信号RDRVTN、RDRVCNが低レベルに変化し、書き込み動
作が完了する。再書き込み動作において、センスアンプ
３０に供給される信号のタイミングは、カラム選択信号
CSLPを除いて上述した書き込み動作と同一である。ビッ
ト線BLT、BLCの波形は、リードサイクルと同じになる。
この結果、再書き込み動作においても、Ｈ状態のメモリ
セルMCの読み出しマージンが向上する。
制御信号WSELPが、順次非活性化され（図７（ｉ））、
ワード線信号WLTが非活性化される（図７（ｊ））。こ
の後、ビット線制御信号BTRPが活性化され、読み出し制
御信号RDRVTN、RDRVCNが低レベルに変化し、書き込み動
作が完了する。再書き込み動作において、センスアンプ
３０に供給される信号のタイミングは、カラム選択信号
CSLPを除いて上述した書き込み動作と同一である。ビッ
ト線BLT、BLCの波形は、リードサイクルと同じになる。
この結果、再書き込み動作においても、Ｈ状態のメモリ
セルMCの読み出しマージンが向上する。
【００８３】この実施形態においても、上述した第１お
よび第３の実施形態と同様の効果を得ることができる。
図８は、本発明の半導体メモリおよび半導体メモリの制
御方法の第５の実施形態における読み書き制御回路およ
びメモリセルアレイの要部を示している。この実施形態
は、請求項１〜請求項８に対応している。従来技術およ
び第１の実施形態で説明した回路・信号と同一の回路・
信号については、同一の符号を付し、これ等について
は、詳細な説明を省略する。
よび第３の実施形態と同様の効果を得ることができる。
図８は、本発明の半導体メモリおよび半導体メモリの制
御方法の第５の実施形態における読み書き制御回路およ
びメモリセルアレイの要部を示している。この実施形態
は、請求項１〜請求項８に対応している。従来技術およ
び第１の実施形態で説明した回路・信号と同一の回路・
信号については、同一の符号を付し、これ等について
は、詳細な説明を省略する。
【００８４】この実施形態では、センスアンプ３２が、
第１の実施形態（図２）のセンスアンプ２８と第３の実
施形態（図５）のセンスアンプ３０の特徴を兼ね備えて
いる。すなわち、センスアンプ３２のライトスイッチ１
０ｄ、１０ｅは、それぞれ書き込み制御信号WSELTP、WS
ELCPで制御され、センスアンプ３０のリードスイッチ１
０ｆ、１０ｇは、それぞれ読み出し制御信号RDRVTN、RD
RVCNで制御されている。その他の構成は、図２と同一で
ある。
第１の実施形態（図２）のセンスアンプ２８と第３の実
施形態（図５）のセンスアンプ３０の特徴を兼ね備えて
いる。すなわち、センスアンプ３２のライトスイッチ１
０ｄ、１０ｅは、それぞれ書き込み制御信号WSELTP、WS
ELCPで制御され、センスアンプ３０のリードスイッチ１
０ｆ、１０ｇは、それぞれ読み出し制御信号RDRVTN、RD
RVCNで制御されている。その他の構成は、図２と同一で
ある。
【００８５】この実施形態では、例えば、ワード線WLT
が活性化される前に、読み出し制御信号RDRVCNおよび書
き込み制御信号WSELCPが低レベルに変化することで、参
照側のビット線BLCの電圧が下げられる。あるいは、ワ
ード線WLTが活性化される前に、読み出し制御信号RDRVT
Nおよび書き込み制御信号WSELTPが高レベルに変化する
ことで、データ側のビット線BLTの電圧が上げられる。
したがって、リードスイッチおよびライトスイッチの結
合容量を両方利用して、キック動作が実行される。この
結果、リードスイッチ１０ｆ、１０ｇおよびライトスイ
ッチ１０ｄ、１０ｅのレイアウトサイズを小さくでき
る。
が活性化される前に、読み出し制御信号RDRVCNおよび書
き込み制御信号WSELCPが低レベルに変化することで、参
照側のビット線BLCの電圧が下げられる。あるいは、ワ
ード線WLTが活性化される前に、読み出し制御信号RDRVT
Nおよび書き込み制御信号WSELTPが高レベルに変化する
ことで、データ側のビット線BLTの電圧が上げられる。
したがって、リードスイッチおよびライトスイッチの結
合容量を両方利用して、キック動作が実行される。この
結果、リードスイッチ１０ｆ、１０ｇおよびライトスイ
ッチ１０ｄ、１０ｅのレイアウトサイズを小さくでき
る。
【００８６】この実施形態においても、上述した第１お
よび第３の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、リードスイッチ１０ｆ、１
０ｇおよびライトスイッチ１０ｄ、１０ｅのレイアウト
サイズを最小限にして、読み出しマージンを向上でき
る。なお、上述した実施形態では、ビット線BLTにデー
タが伝達される例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、ビット線BLC
にデータが伝達される場合にも、確実に動作できる。こ
のとき、図３および図４において、書き込み制御信号WS
ELTP、WSELCPの波形は、逆になり、図６および図７にお
いて、読み出し制御信号RDRVTN、RDRVCNの波形は、逆に
なる。
よび第３の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、リードスイッチ１０ｆ、１
０ｇおよびライトスイッチ１０ｄ、１０ｅのレイアウト
サイズを最小限にして、読み出しマージンを向上でき
る。なお、上述した実施形態では、ビット線BLTにデー
タが伝達される例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、ビット線BLC
にデータが伝達される場合にも、確実に動作できる。こ
のとき、図３および図４において、書き込み制御信号WS
ELTP、WSELCPの波形は、逆になり、図６および図７にお
いて、読み出し制御信号RDRVTN、RDRVCNの波形は、逆に
なる。
【００８７】上述した実施形態では、本発明をリードサ
イクルにおける読み出し動作およびライトサイクルにお
ける再書き込み動作に適用した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、本発明をリフレッシュ動作に適用してもよい。上述
した実施形態では、本発明をDRAMのセンスアンプに適用
した例について述べた。本発明はかかる実施形態に限定
されるものではない。例えば、DRAMのメモリセルを有す
る他の半導体メモリ（例えば、SDRAM、FCRAM（Fast Cyc
le RAM））のセンスアンプにも適用できる。
イクルにおける読み出し動作およびライトサイクルにお
ける再書き込み動作に適用した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、本発明をリフレッシュ動作に適用してもよい。上述
した実施形態では、本発明をDRAMのセンスアンプに適用
した例について述べた。本発明はかかる実施形態に限定
されるものではない。例えば、DRAMのメモリセルを有す
る他の半導体メモリ（例えば、SDRAM、FCRAM（Fast Cyc
le RAM））のセンスアンプにも適用できる。
【００８８】上述した第１および第２実施形態では、セ
ンスアンプが増幅動作を開始する前に、書き込み制御信
号WSELTP、WSELCPの一方を変化させ、ビット線の電圧を
変化させた例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、書き込み制御信号
WSELTP、WSELCPを互いに反対のレベルに変化させ、ビッ
ト線対の両ビット線の電圧を変化させてもよい。この場
合、ビット線対の電圧差をより大きくできる。
ンスアンプが増幅動作を開始する前に、書き込み制御信
号WSELTP、WSELCPの一方を変化させ、ビット線の電圧を
変化させた例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、書き込み制御信号
WSELTP、WSELCPを互いに反対のレベルに変化させ、ビッ
ト線対の両ビット線の電圧を変化させてもよい。この場
合、ビット線対の電圧差をより大きくできる。
【００８９】同様に、上述した第３および第４実施形態
では、読み出し制御信号RDRVTN、RDRVCNを互いに反対の
レベルに変化させ、ビット線対の両ビット線の電圧を変
化させてもよい。以上、本発明について詳細に説明して
きたが、上記の実施形態およびその変形例は発明の一例
に過ぎず、本発明はこれに限定されるものではない。本
発明を逸脱しない範囲で変形可能であることは明らかで
ある。
では、読み出し制御信号RDRVTN、RDRVCNを互いに反対の
レベルに変化させ、ビット線対の両ビット線の電圧を変
化させてもよい。以上、本発明について詳細に説明して
きたが、上記の実施形態およびその変形例は発明の一例
に過ぎず、本発明はこれに限定されるものではない。本
発明を逸脱しない範囲で変形可能であることは明らかで
ある。
【００９０】
【発明の効果】請求項１の半導体メモリおよび請求項８
の半導体メモリの制御方法では、キック動作専用の容量
を形成することなく、Ｈ状態またはＬ状態の読み出しデ
ータのうち、一方の読み出しマージンを向上できる。こ
の結果、チップサイズを小さくできる。
の半導体メモリの制御方法では、キック動作専用の容量
を形成することなく、Ｈ状態またはＬ状態の読み出しデ
ータのうち、一方の読み出しマージンを向上できる。こ
の結果、チップサイズを小さくできる。
【００９１】請求項２の半導体メモリでは、書き込みデ
ータをビット線に伝達するトランジスタを利用して、ビ
ット線の電圧を変化できる。請求項３の半導体メモリで
は、メモリセルから読み出されたデータを外部に伝達す
るトランジスタを利用して、ビット線の電圧を変化でき
る。請求項４の半導体メモリでは、センスアンプの増幅
動作前に、予めビット線対の電位差を生じさせること
で、読み出しマージンを向上できる。また、センスアン
プの回路をほとんど変更することなく、トランジスタの
結合容量を利用して、ビット線の電圧を容易に変化でき
る。
ータをビット線に伝達するトランジスタを利用して、ビ
ット線の電圧を変化できる。請求項３の半導体メモリで
は、メモリセルから読み出されたデータを外部に伝達す
るトランジスタを利用して、ビット線の電圧を変化でき
る。請求項４の半導体メモリでは、センスアンプの増幅
動作前に、予めビット線対の電位差を生じさせること
で、読み出しマージンを向上できる。また、センスアン
プの回路をほとんど変更することなく、トランジスタの
結合容量を利用して、ビット線の電圧を容易に変化でき
る。
【００９２】請求項５および請求項６の半導体メモリで
は、センスアンプの増幅動作前に、予めビット線対の電
圧差を生じさせることができる。請求項７の半導体メモ
リでは、増幅動作前のトランジスタの動作により、ビッ
ト線の電圧がデータ線の影響を受けることを防止でき
る。この結果、メモリセルに保持されたデータをより確
実に読み出すことができる。
は、センスアンプの増幅動作前に、予めビット線対の電
圧差を生じさせることができる。請求項７の半導体メモ
リでは、増幅動作前のトランジスタの動作により、ビッ
ト線の電圧がデータ線の影響を受けることを防止でき
る。この結果、メモリセルに保持されたデータをより確
実に読み出すことができる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】図１の要部を示す回路図である。
【図３】第１の実施形態におけるセンスアンプの動作を
示すタイミング図である。
示すタイミング図である。
【図４】本発明の第２の実施形態におけるセンスアンプ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図５】本発明の第３の実施形態における要部を示す回
路図である。
路図である。
【図６】第３の実施形態におけるセンスアンプの動作を
示すタイミング図である。
示すタイミング図である。
【図７】本発明の第４の実施形態におけるセンスアンプ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図８】本発明の第５の実施形態における要部を示す回
路図である。
路図である。
【図９】従来の半導体メモリの要部を示す回路図であ
る。
る。
【図１０】従来のセンスアンプの動作を示すタイミング
図である。
図である。
【図１１】従来のセンスアンプの別の動作を示すタイミ
ング図である。
ング図である。
１０ａ ラッチ １０ｄ、１０ｅ ライトスイッチ １０ｆ、１０ｇ リードスイッチ １２ アイソレーションゲート １４ メモリセルアレイ １６ａ、１６ｂ、１６ｃ、１６ｄ カラムスイッチ １８ コマンドデコーダ ２０ ロウ制御回路 ２２ カラム制御回路 ２４ データ入出力制御回路 ２６ 読み書き制御回路 ２８、３０、３２ センスアンプ BTLP、BTRP ビット線制御信号 BLT、BLC ビット線（ビット線対） CAD カラムアドレス信号 CMD、CMDC コマンド信号 CSLP カラム選択信号 DQ 入出力データ MC メモリセル ND01、ND02、ND03、ND04 入出力ノード RAD ロウアドレス信号 RDC、RDT 読み出しデータ線 RDRVN 読み出し制御信号 RDRVTN、RDRVCN 読み出し制御信号 WDT、WDC 書き込みデータ線 WLT、WLC ワード線信号 WSELP 書き込み制御信号 WSELTP、WSELCP 書き込み制御信号
Claims (8)
- 【請求項１】 メモリセルに接続されたビット線と、 前記ビット線に伝達されたデータの信号量を増幅するセ
ンスアンプとを備え、 前記センスアンプは、前記メモリセルに読み書きされる
データの入出力ノードと前記ビット線とを電気的に接続
し該データを伝達するトランジスタを有し、 前記トランジスタは、前記センスアンプによる前記デー
タの増幅動作前に予め動作し、該トランジスタと前記ビ
ット線との結合容量により該ビット線の電圧を変化させ
ることを特徴とする半導体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、 前記トランジスタは、ソース・ドレインの一方および他
方を、それぞれ前記入出力ノードおよび前記ビット線に
接続し、ゲートで、書き込み動作時に活性化される書き
込み制御信号を受けることを特徴とする半導体メモリ。 - 【請求項３】 請求項１記載の半導体メモリにおいて、 前記トランジスタは、ドレインを前記入出力ノードに接
続し、ゲートを前記ビット線に接続し、ソースで読み出
し動作時にソース電圧に変化する読み出し制御信号を受
けることを特徴とする半導体メモリ。 - 【請求項４】 請求項１記載の半導体メモリにおいて、 ２本の前記ビット線でビット線対が構成され、 外部から供給されるアドレス信号に応じて、前記データ
および参照電圧が、前記ビット線対の一方の前記ビット
線および他方の前記ビット線にそれぞれ供給され、 前記ビット線対の前記各ビット線に接続された前記トラ
ンジスタは、それぞれ独立に制御されることを特徴とす
る半導体メモリ。 - 【請求項５】 請求項４記載の半導体メモリにおいて、 前記参照電圧が供給される前記ビット線に接続された前
記トランジスタが、増幅動作前に予め動作し、前記参照
電圧が供給される前記ビット線の電圧を、前記データが
供給される前記ビット線の電圧より低くすることを特徴
とする半導体メモリ。 - 【請求項６】 請求項４記載の半導体メモリにおいて、 前記データが供給される前記ビット線に接続された前記
トランジスタが、増幅動作前に予め動作し、前記データ
が供給される前記ビット線の電圧を、前記参照電圧が供
給される前記ビット線の電圧より高くすることを特徴と
する半導体メモリ。 - 【請求項７】 請求項１記載の半導体メモリにおいて、 前記入出力ノードを外部に対して前記データを入出力す
るデータ線に接続するカラムスイッチを備え、 前記カラムスイッチは、前記ビット線を選択するカラム
アドレス信号に基づいて動作し、 前記トランジスタは、前記メモリセルを制御するワード
線を選択する前記ロウアドレス信号に基づいて動作する
ことを特徴とする半導体メモリ。 - 【請求項８】 メモリセルに接続されたビット線と、 前記ビット線に伝達されたデータの信号量を増幅するセ
ンスアンプと、 前記センスアンプ内に形成され、前記メモリセルに読み
書きされるデータの入出力ノードと前記ビット線とを電
気的に接続し、該データを伝達するトランジスタとを備
えた半導体メモリの制御方法であって、 前記トランジスタを、前記センスアンプによる前記デー
タの増幅動作前に予め動作し、 前記トランジスタと前記ビット線との結合容量により該
ビット線の電圧を変化させることを特徴とする半導体メ
モリの制御方法。
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