JP4627103B2 - 半導体記憶装置及びその制御方法 - Google Patents

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    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Description

【0001】
【発明の属する技術分野】
本発明は半導体記憶装置及びその制御方法に係り、詳しくはDRAM等の半導体記憶装置のデータバス構造と記憶素子からの読み出し/書き込み動作に関するものである。
【0002】
近年の半導体記憶装置においては、記憶容量の高集積化が図られ、チップ面積が大きくなってきている。しかし、チップ面積の増大は、半導体記憶装置のコストアップを招くことから、そのチップ面積の削減が要求されている。
【0003】
【従来の技術】
従来、記憶容量の大きな半導体記憶装置には複数のバンクが設けられ、各バンクにはグローバルデータバス(GDB)を介してライトデータが供給され、また各バンクのリードデータはグローバルデータバスを介して外部に出力される。各バンクには、それぞれローカルデータバス(LDB)が設けられている
図17は、第一従来例を示す半導体記憶装置の一部回路図であり、ローカルデータバスとメモリセルの接続を説明するための回路図である。
【0004】
半導体記憶装置のセルアレイ1は、複数(図では2本)のワード線WL1,WL2と複数対(図では1対)のビット線対BL,/BLを備え、それらの交点にはメモリセル2が接続されている。尚、ビット線/BLの「/」は、そのビット線がビット線BLを駆動する信号に対して負論理の信号にて駆動されることを表す。つまり、ビット線対BL,/BLは相補信号により駆動される。
【0005】
ワード線WL1,WL2は外部コマンドにて動作するロウデコーダにてその電位がリード動作とライト動作に応じて制御される。
ビット線対BL,/BLはトランスファゲート3,4を介してセンスアンプ5の2つの入出力端子T1,T2にそれぞれ接続され、それら入出力端子はコラムゲート6,7を介してローカルデータバスを構成するデータバス線対DB,/DBに接続されている。
【0006】
この構成において、リード動作では、図18に示すように、外部からのリードコマンド(Commamd:read)を受けてワード線WL1が立ち上がると、メモリセル2は記憶していたデータをビット線BLに転送する。そのビット線BLに転送されたデータは制御信号BTによりオンしたトランスファゲート3を介してセンスアンプ5に伝達される。次に、リードコマンドに基づいてアクティブになったセンスアンプ5は、転送されたデータに基づいてビット線対BL,/BLの電位を、所定の電位まで相補に駆動する。そして、コラム選択信号CLが立ち上がるとコラムゲート6,7がオンし、データバス線対DB,/DBの電位がビット線対BL,/BLの電位に等しくなる。この様にして、メモリセル2のデータがデータバス線対DB,/DBに転送される。
【0007】
また、ライト動作では、図19に示すように、外部からのライトコマンド(Command:Write) を受けてワード線WL2が立ち上がり、メモリセル2のデータが読み出される。そして、センスアンプ5の活性化後、コラム選択信号CLに応答してオンしたコラムゲート6,7を介してデータバス線対DB,/DBからセンスアンプ5にデータが転送され、そのセンスアンプ5は、データに応じてビット線対BL,/BLを駆動(図19では反転駆動)する。これにより、データバス線対DB,/DBから転送されたデータがメモリセル2に書き込まれる。
【0008】
【発明が解決しようとする課題】
ところで、1ビットのデータを転送するために相補に駆動されるデータバス線対DB,/DBが必要であるため、チップ面積を大きくするチップコストの増加を招いていた。この問題に対して、図20に示すように、単相型データバス構造を採用した半導体記憶装置が提案されている。この第二従来例の半導体記憶装置は、ローカルデータバスとして単相のデータバスDBを有し、これをビット線BLに直接接続し、反転ビット線/BLを反転ラッチ8を介して接続する。この反転ラッチ8にてデータバス線DBにて転送されるデータから反転データを作成することで、ビット線対BL,/BLを相補に駆動する。
【0009】
この第二従来例は、第一従来例に比べてローカルデータバスを構成するデータバス線の数が少ないため、ローカルデータバスの配線面積を第一従来例に比べて小さくすることができる。しかし、この第二従来例は、ビット線対BL,/BL毎に反転ラッチ8が必要であるため、チップ面積が大きくなってしまう。
【0010】
この反転ラッチ8を省略することも考えられるが、その場合、ライト動作においてデータバスDBに高電位側データを印加してもセンスアンプ5の能力とコラムゲート6の能力の関係上、センスアンプ5内には高電位側データが転送されなくなってしまう。
【0011】
本発明は上記問題点を解決するためになされたものであって、その目的はチップ面積を削減することのできる半導体記憶装置を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明は、記憶素子が接続されたビット線対と、入出力端子が前記ビット線対に接続されたセンスアンプと、前記センスアンプの一方の入出力端子に接続されたコラム選択手段と、前記コラム選択手段に接続されたデータバスと、次の動作がライト動作の時には前記センスアンプの活性化に先立って前記コラム選択手段を動作させる制御部とを備えた。また、前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、前記制御部は、前記センスアンプ活性化時に前記トランスファゲートをオフする。これにより、センスアンプの負荷が少なくなり、増幅時間が短い。また、リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させる。
【0013】
請求項2に記載の発明は、請求項1記載の半導体記憶装置において、前記制御部は、デバイスの活性化コマンド入力時に、その動作がライト動作またはリード動作の何れであるかを検知する。
【0014】
請求項3に記載の発明は、請求項2記載の半導体記憶装置において、前記制御部は、次の動作がリード動作の時には前記コラム選択手段の動作に先立ってセンスアンプを活性化させ、ビット線電位を前記センスアンプで増幅する。
【0017】
請求項に記載の発明は、請求項又は記載の半導体記憶装置において、データを読み出す又は書き込む記憶素子が接続されたワード線を活性化するロウデコーダと、前記コラム選択手段を制御する信号を生成するコラムデコーダと、を備え、前記制御部は、前記ロウデコーダの活性/非活性を制御する第1の制御信号と、前記コラムデコーダを制御する第2の制御信号と、前記センスアンプを制御する第3の制御信号とを活性化コマンドに応答して生成する。
【0018】
請求項に記載の発明は、請求項記載の半導体記憶装置において、前記制御部は、更に前記トランスファゲートを制御する第4の制御信号を前記活性化コマンドに応答して生成する。
【0019】
請求項に記載の発明は、記憶素子がビット線対を介してセンスアンプに接続され、該センスアンプの入出力端子の一方がコラム選択手段を介してデータバスに接続された半導体記憶装置の制御方法であって、記憶素子へのライト動作を行う場合、コラム選択手段を動作させてデータバスの電位をセンスアンプの入出力端子に印加した後に該センスアンプを活性化する。また、前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、前記センスアンプ活性化時に前記トランスファゲートをオフする。また、リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させる。
【0020】
請求項に記載の発明は、請求項記載の半導体記憶装置の制御方法において、次の動作がリード動作の時には前記コラム選択手段の動作に先立って前記センスアンプを活性化させ、前記記憶素子のデータが読み出されたビット線の電位をセンスアンプで増幅する。
【0023】
【発明の実施の形態】
(第一実施形態)
以下、本発明を具体化した第一実施形態を図1〜図8に従って説明する。
【0024】
図1は、FCRAM(Fast Cycle RAM)の概略を説明するためのブロック図である。
FCRAM11は、クロックバッファ回路部12、コマンドデコーダ回路部13、アドレスバッファ回路部14、データ入力回路部15、データ出力回路部16、及び複数のバンクB1,B2,B3,…,Bnを有する。
【0025】
クロックバッファ回路部12は、相補な外部クロック信号CLK,/CLKを外部装置から入力し、それらに基づいて生成した内部クロック信号を各部2〜5及び各バンクB1〜Bnへ供給する。
【0026】
コマンドデコーダ回路部13は、クロックバッファ回路部12からの内部クロック信号に応答して、外部装置から外部コマンドを入力する。外部コマンドは、本実施形態では、チップセレクト信号/CS、ライトイネーブル信号/WEと、コラムアドレスストローブ信号、ロウアドレスストローブ信号等の信号レベルの組み合わせにより指定される。
【0027】
コマンドデコーダ回路部13は、内部クロック信号に応答して、その時に外部コマンド、即ち、各信号/CS,/WE等の状態(Hレベル又はLレベル)からライトコマンド、リードコマンド、リフレッシュコマンド等の各種のコマンドをデコードする。そして、コマンドデコーダ回路部13はデコードした内部コマンドを各バンクB1〜Bnに出力する。
【0028】
アドレスバッファ回路部14は、コマンドデコーダ回路部13からの内部コマンドに基づいて外部装置からアドレス信号ADとバンクアドレス信号BAを入力する。アドレスバッファ回路部14は、入力したアドレス信号ADをバッファして各バンクB1〜Bnに出力し、バンクアドレス信号BAに応じてバンクB1〜Bnのうちの1つのバンク(例えばバンクB1)を活性化する。活性化したバンクB1は、コマンドデコーダ回路部13からの内部コマンドに応答してリード動作やライト動作等の各種動作を実行する。
【0029】
データ入力回路部15及びデータ出力回路部16は、グローバルデータバス(GDB)17を介して各バンクB1〜Bnに接続されている。データ入力回路部15は、外部装置からライトデータDQを入力し、それをバッファしてグローバルデータバス17を介して各バンクB1〜Bnに出力する。データ出力回路部16は、活性化したバンクB1〜Bnのうちの1つからグローバルデータバス17を介して入力するデータをバッファしたリードデータDQを外部装置に出力する。
【0030】
次に、各バンクB1〜Bnの構成を説明する。尚、バンクB2〜Bnの構成はバンクB1のそれと同じであるため、図面及び説明を省略する。
バンクB1は、アドレスラッチ21、コラムデコーダ22、ロウデコーダ23、セルアレイ24、センスアンプ25、データラッチ26、制御回路27を有する。
【0031】
アドレスラッチ21は、アドレスバッファ回路部14から入力するアドレス信号ADをラッチし、該ラッチ信号をコラムアドレス信号CAとしてコラムデコーダ22へ、またラッチ信号をロウアドレス信号RAとしてロウデコーダ23へ出力する。
【0032】
コラムデコーダ22は、コラムアドレス信号CAをデコードして生成したコラム選択信号CLをセンスアンプ25に出力する。
ロウデコーダ23は、複数のワード線WLを介してセルアレイ24に接続されている。ロウデコーダ23は、ロウアドレス信号RAをデコードして複数のワード線WLのうちの1本を活性化する。
【0033】
セルアレイ24は、複数のワード線WLと複数のビット線BLにてマトリックス状に構成された複数のメモリセルを有し、リード動作時には活性化したワード線WLに接続されたメモリセルからデータがそれに接続されたビット線BLに読み出される。そして、ライト動作時にはビット線BLから入力されたデータが活性化したワード線WLに接続されたメモリセルに記憶される。
【0034】
センスアンプ25は、セルアレイ24とビット線BLを介して接続され、データラッチとローカルデータバス(LDB)28を介して接続されている。センスアンプ25は、リード動作時にはコラム選択信号CLに対応するビット線BLにて転送されるデータを増幅し、その増幅信号をローカルデータバス28を介してデータラッチ26に出力し、ライト動作時には逆にローカルデータバス28を介して入力されるデータを増幅してビット線BLに供給する。
【0035】
データラッチ26は、リード動作時にはセンスアンプ25からのデータをラッチし、そのラッチ信号をグローバルデータバス17を介してデータ出力回路部16へ出力し、ライト動作時にはデータ入力回路部15からグローバルデータバス17を介して入力される信号をラッチしたデータをセンスアンプ25にローカルデータバス28を介して出力する。
【0036】
制御回路27は、コマンドデコーダ回路部13からの内部コマンドに基づいて、コラムデコーダ22、ロウデコーダ23及びセンスアンプ25を活性化するタイミングを制御する制御信号CACT,RACT,SACTを生成する機能を持つ。
【0037】
図2は、制御回路27の回路図である。
制御回路27には、内部コマンドとしてプリチャージ信号PRE、アクティブ信号ACT、ライト信号WRTが図1のコマンドデコーダ回路部13から入力され、それらに基づいて各制御信号CACT,RACT,SACTを生成する。
【0038】
制御回路27は、各制御信号CACT,RACT,SACTを生成する信号生成回路31,32,33を有する。第1信号生成回路31は、アクティブ信号ACTに基づいてコラムデコーダ22へ供給する第1制御信号CACTを生成するコラム制御信号生成回路である。第2信号生成回路32は、アクティブ信号ACTに基づいてロウデコーダ23へ供給する第2制御信号RACTを生成するロウ制御信号生成回路である。第3信号生成回路33は、プリチャージ信号PRE、アクティブ信号ACT及びライト信号WRTに基づいてセンスアンプ25へ供給する第3制御信号SACTを生成するセンスアンプ制御信号生成回路である。
【0039】
第1信号生成回路31は、偶数個(本例では6個)のインバータ回路34〜39、複数(本例では4つ)の積分回路40〜43を有し、各積分回路40〜43は抵抗Rと容量Cからなる。インバータ回路34〜39は直列に接続され、第1〜第5インバータ回路34〜38の間には積分回路40〜43が挿入接続されている。第1インバータ回路34にはアクティブ信号ACTが入力され、第6インバータ回路39から第1制御信号CACTが出力される。従って、第1信号生成回路31は、インバータ回路34〜39及び積分回路40〜43により設定される遅延時間t1だけアクティブ信号ACTを遅延させた第1制御信号CACTを出力する遅延回路である。
【0040】
第2信号生成回路32は、第1信号生成回路31より少ない数(本例では2個)のインバータ回路44,45を有し、それらは直列に接続されている。第1インバータ回路44にはアクティブ信号ACTが入力され、第2インバータ回路45から第2制御信号RACTが出力される。従って、第2信号生成回路32は、インバータ回路44,45により設定される遅延時間t2だけアクティブ信号ACTを遅延させた第2制御信号RACTを出力する遅延回路である。
【0041】
第3信号生成回路33は、第1及び第2遅延回路46,47、インバータ回路48、49,50、ノア回路51及びナンド回路52を有する。
第1遅延回路46は、偶数個(本例では4個)のインバータ回路53〜56と複数(本例では3個)の積分回路57〜59を有し、各積分回路57〜59は抵抗Rと容量Cからなる。インバータ回路53〜56は直列に接続され、各インバータ回路53〜56の間には積分回路57〜59が挿入接続されている。第1インバータ回路53にはアクティブ信号ACTが入力され、第4インバータ回路56の出力端子はナンド回路52に接続されている。従って、第1遅延回路46は、インバータ回路53〜56及び積分回路57〜59により設定される遅延時間t3だけアクティブ信号ACTを遅延させた信号S1をナンド回路52に出力する。
【0042】
そして、この第1遅延回路46が有する積分回路の数は、第1信号生成回路31が有する積分回路の数よりも少なく、第2信号生成回路32は積分回路を有していない。従って、第1遅延回路46に設定された遅延時間t3は、第1信号生成回路31の遅延時間t1よりも短く、第2信号生成回路32の遅延時間t2よりも長い。即ち、第1及び第2制御信号CACT,RACT及び信号S1は、第2制御信号RACT、信号S1、第1制御信号CACTの順番で立ち上がる。
【0043】
第2遅延回路47は、偶数個(本例では6個)のインバータ回路60〜65と複数(本例では5個)の積分回路66〜70を有し、各積分回路66〜70は抵抗Rと容量Cからなる。インバータ回路60〜65は直列に接続され、各インバータ回路60〜65の間には積分回路66〜70が挿入接続されている。第1インバータ回路60にはアクティブ信号ACTが入力され、第6インバータ回路65の出力端子はノア回路51に接続されている。従って、第2遅延回路47は、インバータ回路60〜65及び積分回路66〜70により設定される遅延時間t4だけアクティブ信号ACTを遅延させた信号S2をノア回路51に出力する。
【0044】
そして、この第2遅延回路47が有する積分回路の数は、第1信号生成回路31が有する積分回路の数よりも多い。従って、第2遅延回路47に設定された遅延時間t4は、第1信号生成回路31の遅延時間t1よりも長い。即ち、信号S2は、第1制御信号CACTの後に立ち上がる。
【0045】
ノア回路51には、インバータ回路48によりライト信号WRTを反転した信号が入力される。従って、ノア回路51は、ライト信号WRTがHレベルの時には信号S2の反転信号を出力し、ライト信号WRTがLレベルの時にはLレベルの信号を出力する。
【0046】
ノア回路51の出力端子はインバータ回路49を介してナンド回路52の入力端子に接続されている。従って、ナンド回路52は、ノア回路51の出力信号を反転した信号S3が入力される。
【0047】
ナンド回路52にはプリチャージ信号PREが入力される。ナンド回路52は、プリチャージ信号PRE、信号S1及びS3を否定論理積演算した信号をインバータ回路50に出力する。即ち、ナンド回路52は、プリチャージ信号PREがHレベルの時には、信号S1,S3の否定論理積演算した結果のレベルを有する信号を出力し、プリチャージ信号PREがLレベルの時にはHレベルの信号を出力する。そして、信号S3は、ライト信号WRTに基づいて信号S2レベル又はLレベルを有する。
【0048】
従って、ナンド回路52は、プリチャージ信号PREがHレベル、且つライト信号WRTがLレベルの時には信号S1、プリチャージ信号PREがHレベル、且つライト信号WRTがHレベルの時には信号S3(信号S2)の反転信号を出力する。この反転信号は、インバータ回路50により反転されて第3制御信号SACTとなる。
【0049】
そして、ライト信号WRTはリード動作時においてはLレベル、ライト動作時にはHレベルに変化する信号である。従って、第3制御信号SACTは、リード動作時においては信号S1と同様に変化する。これにより、図3に示すように、第1〜第3制御信号CACT,RACT,SACTは、第2制御信号RACT、第3制御信号SACT、第1制御信号CACTの順番で立ち上がる。
【0050】
一方、ライト動作時には、第3制御信号SACTは信号S3と同様に変化する。これにより、図4に示すように、第1〜第3制御信号CACT,RACT,SACTは、第2制御信号RACT、第1制御信号CACT、第3制御信号SACTの順番で立ち上がる。
【0051】
第1〜第3制御信号RACT,CACT,SACTは、各々図1のロウデコーダ23、コラムデコーダ22、センスアンプ25に供給される。従って、センスアンプ25は、リード動作時にコラムデコーダ22が出力するコラム選択信号CLよりも先に活性化し、ライト動作時にはコラム選択信号CLより後に活性化する。
【0052】
図5は、ローカルデータバス、センスアンプ25及びセルアレイ24の接続を示す回路図である。
セルアレイ24は、複数のワード線(本例ではワード線WL1,WL2のみを表す)と複数のビット線対(本例ではビット線対BL,/BLのみを表す)と、それらの交点にそれぞれ接続されたメモリセル2を有している。
【0053】
ローカルデータバス28は1ビットのデータに対して1本のデータバス線DBを備え、センスアンプ25は、ビット線対BL,/BLに対応するセンスアンプ25a、1本のデータバス線DBに対応する1つのコラムゲート71、及びビット線対BL,/BLに対応する2つのトランスファゲート72,73を有している。そして、データバス線DBは、ビット線対BL,/BLの何れか一方(本例ではビット線BL)と、それに対応するトランスファゲート72及びコラムゲート71を介して接続されている。
【0054】
コラムゲート71とトランスファゲート72の間にはセンスアンプ25aの一方の入出力端子T1が接続され、センスアンプ25aの他方の入出力端子T2はトランスファゲート73に接続されている。コラムゲート71はNチャネルMOSトランジスタよりなり、そのゲート端子にはコラム選択信号CLが供給される。トランスファゲート72,73はNチャネルMOSトランジスタよりなり、そのゲート端子には制御信号BTが供給される。
【0055】
このセンスアンプ25aは、例えば図6に示すラッチ型センスアンプであり、第3制御信号SACT及びその反転信号/SACT(又は第3制御信号SACTに基づいて生成されたセンスアンプ駆動電源)により活性化/非活性化する。本例では、センスアンプ25aは、Hレベルの第3制御信号SACT及びその反転信号/SACTにより活性化する。
【0056】
次に、上記のように構成されたFCRAM11におけるリード動作及びライト動作を説明する。
図7は、リード動作時の波形図である。
【0057】
外部コマンドCommand としてリードコマンド(READ)が入力されると、それに基づいて第2制御信号RACTによりワード線WL1が活性化され、それに接続されたメモリセル2からデータがビット線BLに転送される。そのデータは制御信号BTによりオンしたトランスファゲート72,73を介してセンスアンプ25aに転送される。
【0058】
次に、第3制御信号SACTに基づいてセンスアンプ25aが活性化されデータの増幅が行われる。その増幅データは、第1制御信号CACTによりコラム選択信号CLが立ち上がると、それに応答してオンしたコラムゲート71を介してデータバス線DBに転送される。
【0059】
図8は、ライト動作時の波形図である。
先ず、外部コマンドCommand としてライトコマンド(Write) が入力されると、それに基づいて第2制御信号RACTによりワード線WL1が活性化され、それに接続されたメモリセル2からデータがビット線BLに転送される。そのデータは制御信号BTによりオンしたトランスファゲート72,73を介してセンスアンプ25aに転送される。
【0060】
次に、データバス線DBの電位が転送されたライトデータに基づいて立ち上がり、第1制御信号CACTに基づいてコラム選択信号CLが立ち上がる。この時、センスアンプ25aの両入出力端子T1,T2の電位は、ビット線対BL,/BLのプリチャージレベルに近く、データバス線DBの電位である高電位側データに比べて低い。従って、Hレベルのコラム選択信号CLに基づいてコラムゲート71がオンし、ライトデータがセンスアンプ25aに転送される。
【0061】
次に、第3制御信号SACTに基づいてセンスアンプ25aが活性化され、ライトデータの増幅が行われ、ビット線対BL,/BLの電位が所定の電位まで変化する。そして、活性化されたワード線WL1に接続されたメモリセル2にビット線BLの電位に応じたデータが記憶される。
【0062】
このように、ライト動作において、センスアンプ25aの活性化をコラムゲート71の制御より遅くすることで、図20の第二従来例のように反転ラッチ8を設けなくても、データバスDBからセンスアンプ25aにライトデータが確実に転送される。
【0063】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)制御回路27は、ライト動作時にコラムゲート71がオンされデータバス線DBからデータがビット線対BL,/BLに接続されたセンスアンプ25aの一方の入出力端子に印加された後、そのセンスアンプ25aを活性化するようにした。活性化したセンスアンプ25aは、データが供給される入出力端子T1に接続されたビット線BLの電位をそのデータの電位まで増幅するとともに、反転ビット線/BLの電位をデータの反転電位まで増幅する。その結果、1ビットのデータを転送するデータバス線DBが1本で済むため、ローカルデータバス28の占有面積を小さくしてチップ面積を削減することができる。
【0064】
(第二実施形態)
以下、本発明を具体化した第二実施形態を図9〜図14に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【0065】
図9は、本実施形態の制御回路81の回路図である。この制御回路81は、図1に示す第一実施形態の制御回路27に換えて用いられる。即ち、FCRAMの各バンクは、制御回路81を有する。
【0066】
図9は、制御回路81の回路図である。
制御回路81には、内部コマンドとしてプリチャージ信号PRE、アクティブ信号ACT、ライト信号WRTが図1のコマンドデコーダ回路部13から入力され、それらに基づいて各制御信号CACT,RACT,SACT,GCを生成する。
【0067】
制御回路81は、各制御信号CACT,RACT,SACT,GCを生成する信号生成回路31,32,33,82を有する。第1〜第3信号生成回路31〜33は、第一実施形態のそれと同じであるため、構成部材の符号及び説明を省略する。
【0068】
第4信号生成回路82は、アクティブ信号ACT、ライト信号WRT、第3制御信号SACTに基づいてトランスファゲートを制御する第4制御信号GCを生成するゲート制御信号生成回路である。
【0069】
第4信号生成回路82は、第1及び第2遅延回路83,84、ノア回路85、インバータ回路86、ナンド回路87を有する。
第1遅延回路83は、奇数個(本例では3つ)のインバータ回路88〜90と、複数(本例では2つ)の積分回路91,92を有し、各積分回路91,92は抵抗Rと容量Cからなる。インバータ回路88〜90は直列に接続され、各インバータ回路88〜90の間には積分回路91,92が挿入接続されている。第1インバータ回路88には第3制御信号SACTが入力され、第3インバータ回路90の出力端子はナンド回路87に接続されている。従って、第1遅延回路83は、第3制御信号SACTを反転するとともに、インバータ回路88〜90及び積分回路91,92により設定される遅延時間t5だけ遅延させた信号S4をナンド回路87に出力する。
【0070】
第2遅延回路84は、偶数個(本例では2個)のインバータ回路93,94と、それの間に挿入接続された1つの積分回路95を有し、積分回路95は抵抗Rと容量Cからなる。第1インバータ回路93にはアクティブ信号ACTが入力され、第2インバータ回路94の出力端子はノア回路85に接続されている。従って、第2遅延回路84は、インバータ回路93,94及び積分回路95により設定された遅延時間t6だけアクティブ信号ACTを遅延させた信号S5をノア回路85に出力する。
【0071】
そして、この第2遅延回路84が有する積分回路の数は、第3信号生成回路33の第1遅延回路46が有するそれよりも少ない。従って、第2遅延回路84は、信号S5を第2制御信号RACTよりも遅く、且つ信号S1よりも早く変化させる。
【0072】
ノア回路85には、ライト信号WRTが入力される。従って、ノア回路85は、ライト信号WRTがLレベルの時には信号S5の反転信号を出力し、ライト信号WRTがHレベルの時にはLレベルの信号S5を出力する。
【0073】
ノア回路85の出力端子はインバータ回路86を介してナンド回路87に入力される。従って、ナンド回路87には、ノア回路85の出力信号を反転した信号S6が入力される。ナンド回路87は、信号S4,S5を否定論理積演算して生成した第4制御信号GCを出力する。
【0074】
このように構成された第4信号生成回路82は、図10に示すように、ライト信号WRTがLレベル、即ちリード動作の時にはアクティブ信号ACTの立ち上がりから時間t6だけ遅れて制御信号GCを立ち下げ、第3制御信号SACTの立ち上がりから遅延時間t5だけ遅れて制御信号GCを立ち上げる。即ち、第4信号生成回路82は、ロウデコーダ23が活性化した後、センスアンプ25a及びコラムデコーダ22が活性化する間、制御信号GCをLレベルに保持する。
【0075】
また、第4信号生成回路82は、図11に示すように、ライト信号WRTがHレベル、即ちライト動作の時には第3制御信号SACTを遅延時間t5だけ遅延した信号GCを出力する。即ち第4信号生成回路82は、ライト信号WRTが立ち上がってからセンスアンプ25aが活性化するまでの間、制御信号GCをLレベルに保持する。
【0076】
この制御信号GCは、図12に示すように、ビット線対BL,/BLとセンスアンプ25aを接離するトランスファゲート72,73のゲート端子に供給される。トランスファゲート72,73は、NチャネルMOSトランジスタからなり、Lレベルの制御信号GCに応答してオフし、Hレベルの制御信号GCに応答してオンする。
【0077】
従って、この第4信号生成回路82は、図13に示すように、リード動作においてはビット線対BL,/BLにメモリセル2からのデータが転送された後、センスアンプ25aを活性化させる前にトランスファゲート72,73をオフにする。その後、第4信号生成回路82は、コラム選択信号CLた立ち上がってデータがデータバス線DBに転送された後にトランスファゲート72,73をオンする。
【0078】
即ち、第4信号生成回路82は、センスアンプ25aの活性化時にそのセンスアンプ25aからビット線対BL,/BLを切り離す、即ち、センスアンプ25aの負荷を少なくする。これにより、センスアンプ25aの出力端子における電位の変化が第一実施形態のそれに比べて早くなり、データ読み出しの高速化を図ることができる。
【0079】
一方、ライト動作において、第4信号生成回路82は、図14に示すように、ワード線WL1の活性化に先だってトランスファゲート72,73をオフにする。これにより、ワード線WL1の活性化によりメモリセル2から読み出されたデータがセンスアンプ25aに伝達されるのを防ぐとともに、ビット線対BL,/BLをセンスアンプ25aから切り離す。これにより、センスアンプ25aは、プリチャージレベルから出力端子T1,T2の電位を変化させれば良く、更にビット線対BL,/BLの負荷がないため、その変化が第一実施形態のそれに比べて早くなる。このため、データバスDBからセンスアンプ25aへのデータ転送速度を向上させることができ、データ書き込みの高速化を図ることができる。
【0080】
以上記述したように、本実施の形態によれば、第一実施形態の効果に加えて以下の効果を奏する。
(1)制御回路81は、センスアンプ25aの活性化時にトランスファゲート72,73をオフしてビット線対BL,/BLをセンスアンプ25aから切り離すようにした。その結果、センスアンプ25aの負荷が少なくなるため、データの増幅時間が短くなり、データの読み出し及び書き込みの高速化を図ることができる。
【0081】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記各実施形態では、制御回路27,81を各バンクB1〜Bnにそれぞれ設けたが、半導体記憶装置に対して1つの制御回路を設け、その制御回路にて各バンクB1〜Bnのコラムデコーダ22、ロウデコーダ23及びセンスアンプ25を制御する構成としても良い。
【0082】
○上記各実施形態における制御回路27,81を、図15に示すダイレクトセンス方式等の他の方式による半導体記憶装置101に応用しても良い。ダイレクトセンス方式に応用した場合、ライトデータバス線WDBの数を減らし、チップ面積を減少させることができる。
【0083】
○上記各実施形態では、ホールデットビットライン(holded bit line) 方式で説明したが、図16に示すオープンビットライン(open bit line) 方式の半導体記憶装置102に応用しても良い。
【0084】
○上記各実施形態では、ラッチ型センスアンプ25aを用いて説明したが、その他の形式のセンスアンプ、例えば基準電圧を用いたCMOS差動増幅型方式やカレントミラーセンスアンプ方式等の他の方式による半導体記憶装置に応用しても良い。
【0085】
○上記各実施形態では、FCRAMを用いて説明したが、SLDRAM,MDRAM,RDRAM,SDRAM,FPDRAM等の他のDRAMに応用しても良い。
【0086】
【発明の効果】
以上詳述したように、本発明によれば、ライト動作時にコラム選択手段がオンされデータバスからデータがビット線対に接続されたセンスアンプの一方の入出力端子に印加された後、そのセンスアンプを活性化するようにした。活性化したセンスアンプは、データが供給される入出力端子に接続されたビット線の電位をそのデータの電位まで増幅するとともに、反転ビット線の電位をデータの反転電位まで増幅する。その結果、1ビットのデータを転送するデータバスが1本で済むため、ローカルデータバスの占有面積を小さくしてチップ面積を削減することができる。
【0087】
また、センスアンプの活性化時にそのセンスアンプとビット線対の間に接続されたトランスファゲートをオフしてビット線対をセンスアンプから切り離すようにした。その結果、センスアンプの負荷が少なくなるため、データの増幅時間が短くなり、データの読み出し及び書き込みの高速化を図ることができる。
【図面の簡単な説明】
【図1】 一実施形態の半導体記憶装置のブロック回路図である。
【図2】 第一実施形態の制御回路の回路図である。
【図3】 リード時における制御回路の動作波形図である。
【図4】 ライト時における制御回路の動作波形図である。
【図5】 セルアレイ及びセンスアンプの一部回路図である。
【図6】 センスアンプの回路図である。
【図7】 リード時の動作波形図である。
【図8】 ライト時の動作波形図である。
【図9】 第二実施形態の制御回路の回路図である。
【図10】 リード時における制御回路の動作波形図である。
【図11】 ライト時における制御回路の動作波形図である。
【図12】 セルアレイ及びセンスアンプの一部回路図である。
【図13】 リード時の動作波形図である。
【図14】 ライト時の動作波形図である。
【図15】 別例を示す回路図である。
【図16】 別例を示す回路図である。
【図17】 第一従来例の回路図である。
【図18】 リード時の動作波形図である。
【図19】 ライト時の動作波形図である。
【図20】 第二従来例の回路図である。
【図21】 リード時の動作波形図である。
【図22】 ライト時の動作波形図である。
【符号の説明】
2 記憶素子(メモリセル)
BL,/BL ビット線対
25 センスアンプ
71 コラム選択手段(コラムゲート)
DB データバス線
27,81 制御部(制御回路)
WL1,WL2 ワード線
72,73 トランスファゲート
22 コラムデコーダ
23 ロウデコーダ
CACT 第1の制御信号
RACT 第2の制御信号
SACT 第3の制御信号
GC 第4の制御信号

Claims (7)

  1. 記憶素子が接続されたビット線対と、
    入出力端子が前記ビット線対に接続されたセンスアンプと、
    前記センスアンプの一方の入出力端子に接続されたコラム選択手段と、
    前記コラム選択手段に接続されたデータバスと、
    次の動作がライト動作の時には前記センスアンプの活性化に先立って前記コラム選択手段を動作させる制御部と、
    を備え
    前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、
    前記制御部は、前記センスアンプ活性化時に前記トランスファゲートをオフするとともに、リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させることを特徴とする半導体記憶装置。
  2. 前記制御部は、デバイスの活性化コマンド入力時に、その動作がライト動作またはリード動作の何れであるかを検知することを特徴とする請求項1記載の半導体記憶装置。
  3. 前記制御部は、次の動作がリード動作の時には前記コラム選択手段の動作に先立ってセンスアンプを活性化させ、ビット線電位を前記センスアンプで増幅することを特徴とする請求項2記載の半導体記憶装置。
  4. データを読み出す又は書き込む記憶素子が接続されたワード線を活性化するロウデコーダと、
    前記コラム選択手段を制御する信号を生成するコラムデコーダと、
    を備え、
    前記制御部は、前記ロウデコーダの活性/非活性を制御する第1の制御信号と、前記コラムデコーダを制御する第2の制御信号と、前記センスアンプを制御する第3の制御信号とを活性化コマンドに応答して生成することを特徴とする請求項1又は2記載の半導体記憶装置。
  5. 前記制御部は、更に前記トランスファゲートを制御する第4の制御信号を前記活性化コマンドに応答して生成することを特徴とする請求項記載の半導体記憶装置。
  6. 記憶素子がビット線対を介してセンスアンプに接続され、該センスアンプの入出力端子の一方がコラム選択手段を介してデータバスに接続された半導体記憶装置の制御方法であって、
    記憶素子へのライト動作を行う場合、コラム選択手段を動作させてデータバスの電位をセンスアンプの入出力端子に印加した後に該センスアンプを活性化させ、
    前記ビット線対はトランスファゲートを介して前記センスアンプの入出力端子に接続され、
    前記センスアンプ活性化時に前記トランスファゲートをオフし、
    リード動作の場合には、前記ビット線対に記憶素子からのデータが転送され、前記センスアンプに前記ビット線対からデータが転送された後、前記トランスファゲートをオフさせて前記センスアンプを活性化させ、ライト動作の場合には、前記ビット線対から前記センスアンプにデータが転送される前に前記トランスファゲートをオフさせて前記センスアンプを活性化させることを特徴とする半導体記憶装置の制御方法。
  7. 次の動作がリード動作の時には前記コラム選択手段の動作に先立って前記センスアンプを活性化させ、前記記憶素子のデータが読み出されたビット線の電位をセンスアンプで増幅することを特徴とする請求項記載の半導体記憶装置の制御方法。
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