JPH04132073A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04132073A JPH04132073A JP2250859A JP25085990A JPH04132073A JP H04132073 A JPH04132073 A JP H04132073A JP 2250859 A JP2250859 A JP 2250859A JP 25085990 A JP25085990 A JP 25085990A JP H04132073 A JPH04132073 A JP H04132073A
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- Japan
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- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000015654 memory Effects 0.000 claims description 14
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に多ビツト系メモリの
データバス本数を低減し、チップ（Ｃｈｉｐ）全１体で
のデータバス面積の占有率を低減することが可能な半導
体メモリに関する。
データバス本数を低減し、チップ（Ｃｈｉｐ）全１体で
のデータバス面積の占有率を低減することが可能な半導
体メモリに関する。
半導体メモリは、近年技術の発展と共に、大容量化、高
気積化がなされてきた。また、半導体メモリの応用分野
が拡大されるに従い、各種様々なニーズに答えるような
多ビツト系メモリも市場に投入されるようになってきた
。この多ビツト系メモリも専用品になると、Ｘ８ｂｉｔ
、Ｘ１６ｂｉｔからＸ３２ｂ ｉ ｔ、さらにはＸ６４
ｂ ｉ ｔなど、多ビット化の傾向がある。しかし、従
来の半導体メモリは、データバスがＩｌｏ、Ｊと対を成
している。この為、多ビット化するに伴って、Ｃｈｉｐ
全体でデータバス面積の占める割合が大きくなるのは仕
方のないところがあった。
気積化がなされてきた。また、半導体メモリの応用分野
が拡大されるに従い、各種様々なニーズに答えるような
多ビツト系メモリも市場に投入されるようになってきた
。この多ビツト系メモリも専用品になると、Ｘ８ｂｉｔ
、Ｘ１６ｂｉｔからＸ３２ｂ ｉ ｔ、さらにはＸ６４
ｂ ｉ ｔなど、多ビット化の傾向がある。しかし、従
来の半導体メモリは、データバスがＩｌｏ、Ｊと対を成
している。この為、多ビット化するに伴って、Ｃｈｉｐ
全体でデータバス面積の占める割合が大きくなるのは仕
方のないところがあった。
第２図に、このような従来例を説明するために、−船釣
な多ビツト系メモリにおけるセルデータの読み出し系回
路図を示し、以下にその構成と第２図において、ワード
線ＷＬｉ（ｉ＝ｏ。
な多ビツト系メモリにおけるセルデータの読み出し系回
路図を示し、以下にその構成と第２図において、ワード
線ＷＬｉ（ｉ＝ｏ。
１．２−）と、ビット線ＢＬｉｎ／Ｕゴア丁１−（ｎ＝
０．１．２・・・、ｎ＝＝０．１．２・・・）との交点
に、ＭＯＳ）−ランジスタＱｈｉｎ （ｈ＝ｏ、１゜２
・・・、ｉ＝ｏ、１．２・・・、ｎ＝０．１．２・−・
）とキャパシタＣｈ ｉ ｎ （ｈ＝ｏ、１．２−、ｎ
＝０．１．２・・・）とで構成されたメモリセルがそれ
ぞれ配置され、ビット線間の微小差電位増幅を行うため
のセンスアンプ（Ｓ、Ａ）３０が各ビット線ペアに１台
設置されている。また前記ビット線は１列アドレス選択
信号φｙｉ （ｎ＝０．１．２・・・）を入力とするＭ
ＯＳ）−ランジスタＱｙ ｉ ｎ／Ｑｙｉｎ” （ｉ
＝ｏ、１．２・−、ｎ＝ｏ、１．２・・・以下Ｙスイッ
チと略す）を介して、データバスｌ１０ｎ／ｒ７丁丁（
ｎ＝ｏ、１．２＝１に接続されている。
０．１．２・・・、ｎ＝＝０．１．２・・・）との交点
に、ＭＯＳ）−ランジスタＱｈｉｎ （ｈ＝ｏ、１゜２
・・・、ｉ＝ｏ、１．２・・・、ｎ＝０．１．２・−・
）とキャパシタＣｈ ｉ ｎ （ｈ＝ｏ、１．２−、ｎ
＝０．１．２・・・）とで構成されたメモリセルがそれ
ぞれ配置され、ビット線間の微小差電位増幅を行うため
のセンスアンプ（Ｓ、Ａ）３０が各ビット線ペアに１台
設置されている。また前記ビット線は１列アドレス選択
信号φｙｉ （ｎ＝０．１．２・・・）を入力とするＭ
ＯＳ）−ランジスタＱｙ ｉ ｎ／Ｑｙｉｎ” （ｉ
＝ｏ、１．２・−、ｎ＝ｏ、１．２・・・以下Ｙスイッ
チと略す）を介して、データバスｌ１０ｎ／ｒ７丁丁（
ｎ＝ｏ、１．２＝１に接続されている。
第３図に従来例を説明するためのタイミングチャートを
示す。
示す。
今、キャパシタＣＺｏｏに「１」のデータが蓄わえられ
ており、これを読み出す場合を考える。リセット時（時
刻ｔｏ）において、ビット線プリチャージ部３２に入力
される信号φＰが活性化されることにより、全ビット線
は■■、に、全データバスはＶｃｃレベルに、それぞれ
プリチャージされる０時刻ｔ□で、選択ワードＷＬＯが
活性化されると、全セット線と同様に、ＢＬｌ、／Ｕゴ
ア高−に微小差電位が発生する（時刻ｔ２）、この微小
差電位は、センスアンプ３０で増幅され、その後時刻ｔ
４でＹスイッチ３１の活性化信号φｙ１が立ち上がると
、ビット線ＢＬ、、／丁口■とデータバスｌ１０ｏ／ｒ
７Ｔｖとが接続される。その結果、データバスにビット
線の情報が伝達され、データバスに差電位が生じる。そ
の差電位はデータアンプ３３によって増幅され、セルデ
ータが読み出される。
ており、これを読み出す場合を考える。リセット時（時
刻ｔｏ）において、ビット線プリチャージ部３２に入力
される信号φＰが活性化されることにより、全ビット線
は■■、に、全データバスはＶｃｃレベルに、それぞれ
プリチャージされる０時刻ｔ□で、選択ワードＷＬＯが
活性化されると、全セット線と同様に、ＢＬｌ、／Ｕゴ
ア高−に微小差電位が発生する（時刻ｔ２）、この微小
差電位は、センスアンプ３０で増幅され、その後時刻ｔ
４でＹスイッチ３１の活性化信号φｙ１が立ち上がると
、ビット線ＢＬ、、／丁口■とデータバスｌ１０ｏ／ｒ
７Ｔｖとが接続される。その結果、データバスにビット
線の情報が伝達され、データバスに差電位が生じる。そ
の差電位はデータアンプ３３によって増幅され、セルデ
ータが読み出される。
以上が、従来のセルデータの読み出し経路である。
情報が多種多様化していく現在、−度に多大な情報をや
りとりするには、各種専用メモリに見受けられるように
、必然的に半導体メモリを大容量・多ビット化して、そ
の情報量に対処しなければならない。しかし前述したよ
うに、従来のデータバスは構造上対を成しているので、
多ビット化に伴ないＣｈｉｐ全体でデータバス面積の占
有率も大きくなるという欠点があった。そして、小型化
、縮小化が望まれる半導体メモリにおいて、それが与え
る影響は大きい。
りとりするには、各種専用メモリに見受けられるように
、必然的に半導体メモリを大容量・多ビット化して、そ
の情報量に対処しなければならない。しかし前述したよ
うに、従来のデータバスは構造上対を成しているので、
多ビット化に伴ないＣｈｉｐ全体でデータバス面積の占
有率も大きくなるという欠点があった。そして、小型化
、縮小化が望まれる半導体メモリにおいて、それが与え
る影響は大きい。
本発明の目的は、前記欠点が解決され、データバス面積
の占有率を低減し、小型化できるようにした半導体メモ
リを提供することにある。
の占有率を低減し、小型化できるようにした半導体メモ
リを提供することにある。
本発明の半導体メモリの構成は、複数のワード線と複数
のビット線との各交点に単位記憶素子が配列され、前記
素子に制御トランジスタを介して接続されるデータバス
と、前記データバスの信号を増幅するデータ増幅器とを
備えた半導体メモリにおいて、前記データバスは、正逆
層の対をなしたラインのうち一方のラインで構成されて
いることを特徴とする。
のビット線との各交点に単位記憶素子が配列され、前記
素子に制御トランジスタを介して接続されるデータバス
と、前記データバスの信号を増幅するデータ増幅器とを
備えた半導体メモリにおいて、前記データバスは、正逆
層の対をなしたラインのうち一方のラインで構成されて
いることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体メモリの回路図
である。
である。
第１図において、本実施例は多ビツト系メモリ（ｎビッ
ト）に適用した時のセルアレイ部である０本実施例が第
２図に示した従来例と相違する点は、対になったデータ
バスｌ１０ｎ、ｒ７丁１の代わりに、一方のパスライン
を基準データバスｌ１０ＲＥＦとして共有していること
である。その他は、第２図と同様である。
ト）に適用した時のセルアレイ部である０本実施例が第
２図に示した従来例と相違する点は、対になったデータ
バスｌ１０ｎ、ｒ７丁１の代わりに、一方のパスライン
を基準データバスｌ１０ＲＥＦとして共有していること
である。その他は、第２図と同様である。
第４図に、第１図に示した実施例の回路動作を説明する
タイミング図を示す０本実施例において、リセット時（
時刻ｔ０〜ｔ１）、活性化信。
タイミング図を示す０本実施例において、リセット時（
時刻ｔ０〜ｔ１）、活性化信。
号φ２が立ち上がり、ビット線ＢＬｉｎ（ｎ＝０．１．
２−・・）はビット線プリチャージ部３２より、またデ
ータバスｌ１０ｎ （ｎ＝０．１．２−・−）はＭＯＳ
）ランジスタＱＰｎ （ｎ＝０．１゜２・−・）がＯＮ
することにより、基準データバスｌ１０ＲＥＦと同一レ
ベル（Ｖ ＊ｖｔｐ Ｌ／ ヘ）Ｉｙ ） ニアリチャ
ージされる０時刻ｔ１で選択ワード線ＷＬＯが活性化さ
れ、ワード線が立ち上がると、ＭＯＳトランジスタＱｏ
ｏがＯＮ状態になり、時刻ｔ２でセルデータの情報によ
りビット線Ｂ Ｌ 、、。
２−・・）はビット線プリチャージ部３２より、またデ
ータバスｌ１０ｎ （ｎ＝０．１．２−・−）はＭＯＳ
）ランジスタＱＰｎ （ｎ＝０．１゜２・−・）がＯＮ
することにより、基準データバスｌ１０ＲＥＦと同一レ
ベル（Ｖ ＊ｖｔｐ Ｌ／ ヘ）Ｉｙ ） ニアリチャ
ージされる０時刻ｔ１で選択ワード線ＷＬＯが活性化さ
れ、ワード線が立ち上がると、ＭＯＳトランジスタＱｏ
ｏがＯＮ状態になり、時刻ｔ２でセルデータの情報によ
りビット線Ｂ Ｌ 、、。
Ｗπｎ、ビット線とメモリセルとの容量分割により決定
されるレベル（ＶＲＥＦ＋ΔＶ（ΔＶ＝微小電位）〕に
変化する。そしてセンスアンプ３０で（ＶＲＥＦ＋ΔＶ
〕は高レベルへ、ＣＶＲＥＦ−ΔＶ〕は低レベルへそれ
ぞれ増幅される０次に時刻ｔ３で、活性化信号φｙａが
立ち上がると、ビット線Ｂ Ｌ ｔｏとデータバスｌ１
００とが接続され、データバスｌ１００と基準データバ
ス間、ｌｌｏＲＥＦ間に差電位が発生し、データバスｌ
１００と基準データバスｌ１０ＲＥＦ間に設置されてい
るデータアンプ３３でメモリセル情報が増幅され、セル
データの読み出しが行われる。
されるレベル（ＶＲＥＦ＋ΔＶ（ΔＶ＝微小電位）〕に
変化する。そしてセンスアンプ３０で（ＶＲＥＦ＋ΔＶ
〕は高レベルへ、ＣＶＲＥＦ−ΔＶ〕は低レベルへそれ
ぞれ増幅される０次に時刻ｔ３で、活性化信号φｙａが
立ち上がると、ビット線Ｂ Ｌ ｔｏとデータバスｌ１
００とが接続され、データバスｌ１００と基準データバ
ス間、ｌｌｏＲＥＦ間に差電位が発生し、データバスｌ
１００と基準データバスｌ１０ＲＥＦ間に設置されてい
るデータアンプ３３でメモリセル情報が増幅され、セル
データの読み出しが行われる。
第５図は本発明の第２の実施例の半導体メモリを示す回
路図である。第５図において、本実施例は、標準ダイナ
ミックＲＡＭ （ＤＲＡＭ）にデータレジスタ３６とシ
リアルセレクタ３５を組み合わせたシリアルポートを有
するデュアルポートグラフィックバッファに適用した場
合である。
路図である。第５図において、本実施例は、標準ダイナ
ミックＲＡＭ （ＤＲＡＭ）にデータレジスタ３６とシ
リアルセレクタ３５を組み合わせたシリアルポートを有
するデュアルポートグラフィックバッファに適用した場
合である。
データ転送により、メモリセル情報を格納するためのデ
ータレジスタ３６は、活性化信号φ１（ｎ＝０．１．２
・・・）とするＭＯＳトランジスタＱｉｎ （ｎ＝０．
１．２＝−、ｎ＝ｏ、１．２・・・）を介して、シリア
ル出力バスＳｏｎ （ｎ＝０．１．２・−・）に接続さ
れている。また基準電位ＶＲＥＦに接続された基準シリ
アル出力バス５ＯＲＥＦとシリアル出力バスＳｏｎ （
ｎ＝０．１．２・−）とは、活性化信号φＰとするＭｏ
ＳトランジスタＱ Ｐ ｎ （ｎ ＝ ０ 、１ 、２
− ）を介して、互いに接続されている。さらに、シリ
アル出力バスＳＯｎ （ｎ＝０．１．２・・・）基準シ
リアル出力バス５ＯＲＥＦ間毎には、各々差電位増幅を
行うためのデータアンプ３３が設置されている。
ータレジスタ３６は、活性化信号φ１（ｎ＝０．１．２
・・・）とするＭＯＳトランジスタＱｉｎ （ｎ＝０．
１．２＝−、ｎ＝ｏ、１．２・・・）を介して、シリア
ル出力バスＳｏｎ （ｎ＝０．１．２・−・）に接続さ
れている。また基準電位ＶＲＥＦに接続された基準シリ
アル出力バス５ＯＲＥＦとシリアル出力バスＳｏｎ （
ｎ＝０．１．２・−）とは、活性化信号φＰとするＭｏ
ＳトランジスタＱ Ｐ ｎ （ｎ ＝ ０ 、１ 、２
− ）を介して、互いに接続されている。さらに、シリ
アル出力バスＳＯｎ （ｎ＝０．１．２・・・）基準シ
リアル出力バス５ＯＲＥＦ間毎には、各々差電位増幅を
行うためのデータアンプ３３が設置されている。
第６図に、第５図に示した本実施例のタイミング図を示
す０時刻１．で活性化信号φＰを入力とするＭＯＳ）ラ
ンジスタＱＰｎ （ｎ＝０．１゜２ ・）が導通し、Ｓ
ｏｎ （ｎ＝０．１．２＝１はＶＲＩＩＦレベルにアリ
チャージされる０時刻ｔ４て、活性化信号φ、！が活性
化し、ＭｏＳトランジスタＱｙｉ ｎ （ｎ＝０．１．
２＝１が導通することによって、データレジスタ３６の
情報はシリアル出力バスＳｏｎ （ｎ＝０．１．２・・
・）に伝達される。前記第１の実施例、第２の実施例と
も、データバス本数を従来の（（Ｎ／２＞＋１）本゛（
Ｎ；従来のデータバス本数）に減らすことができ、特に
多ビツト系にした場合、その効果は大きい。
す０時刻１．で活性化信号φＰを入力とするＭＯＳ）ラ
ンジスタＱＰｎ （ｎ＝０．１゜２ ・）が導通し、Ｓ
ｏｎ （ｎ＝０．１．２＝１はＶＲＩＩＦレベルにアリ
チャージされる０時刻ｔ４て、活性化信号φ、！が活性
化し、ＭｏＳトランジスタＱｙｉ ｎ （ｎ＝０．１．
２＝１が導通することによって、データレジスタ３６の
情報はシリアル出力バスＳｏｎ （ｎ＝０．１．２・・
・）に伝達される。前記第１の実施例、第２の実施例と
も、データバス本数を従来の（（Ｎ／２＞＋１）本゛（
Ｎ；従来のデータバス本数）に減らすことができ、特に
多ビツト系にした場合、その効果は大きい。
本実施例は、複数のセルデータをラッチするために設け
られたフリップ７０ツブで構成される複数のデータレジ
スタのその一方の出力と、データを読み出すための第１
のｎ本のデータバスとを、内部制御信号を入力とする複
数のＭＯＳトランジスタを介して、順次１本ずつ接続し
、前記第１のデータバスを一方の入力信号としたｎ個の
差動増幅器を有し特に前記ｎ個のデータアンプにおいて
、基準電位発生回路の出力部に接続される基準データバ
スを各データアンプの他方の入力信号とすることを特徴
とする。
られたフリップ７０ツブで構成される複数のデータレジ
スタのその一方の出力と、データを読み出すための第１
のｎ本のデータバスとを、内部制御信号を入力とする複
数のＭＯＳトランジスタを介して、順次１本ずつ接続し
、前記第１のデータバスを一方の入力信号としたｎ個の
差動増幅器を有し特に前記ｎ個のデータアンプにおいて
、基準電位発生回路の出力部に接続される基準データバ
スを各データアンプの他方の入力信号とすることを特徴
とする。
本実施例では、基準電圧レベルｖ０Ｐにプリチャージし
た基準データバスｌ１０ＲＥＦを各Ｉ１０バスで共有し
、Ｃｈｉｐ全体でのデータバス面積の占有率を低減する
。
た基準データバスｌ１０ＲＥＦを各Ｉ１０バスで共有し
、Ｃｈｉｐ全体でのデータバス面積の占有率を低減する
。
以上説明したように、本発明は、特に対になったデータ
バスの一方（１／ Ｏｎ ）を共有化して基準データバ
スを設けることによって、Ｃｈｉｐ全体でデータバス面
積の占有率を減らすことが出来、特にその効果は多ビツ
ト系になるにしたがい絶大である。
バスの一方（１／ Ｏｎ ）を共有化して基準データバ
スを設けることによって、Ｃｈｉｐ全体でデータバス面
積の占有率を減らすことが出来、特にその効果は多ビツ
ト系になるにしたがい絶大である。
第１図は本発明の第１の実施例の半導体メモリの回路図
、第２図は従来の半導体メモリを示した回路図、第３図
は第２図の動作を示すタイミング図、第４図は第１図の
動作を示すタイミング図、第５図は本発明の第２の実施
例の半導体メモリの回路図、第６図は第５図の動作を示
すタイミング図である。 ３０・−・センス増幅器（アンプ）、３１・・・Ｙスイ
ッチ、３２・・・ビット線プリチャージ部、３３−・・
データ増幅器（アンプ）、３４・・−データレジスタ、
３５・・・データセレクタ。
、第２図は従来の半導体メモリを示した回路図、第３図
は第２図の動作を示すタイミング図、第４図は第１図の
動作を示すタイミング図、第５図は本発明の第２の実施
例の半導体メモリの回路図、第６図は第５図の動作を示
すタイミング図である。 ３０・−・センス増幅器（アンプ）、３１・・・Ｙスイ
ッチ、３２・・・ビット線プリチャージ部、３３−・・
データ増幅器（アンプ）、３４・・−データレジスタ、
３５・・・データセレクタ。
Claims (1)
- 【特許請求の範囲】 １、複数のワード線と複数のビット線との各交点に単位
記憶素子が配列され、前記素子に制御トランジスタを介
して接続されるデータバスと、前記データバスの信号を
増幅するデータ増幅器とを備えた半導体メモリにおいて
、前記データバスは、正逆層の対をなしたラインのうち
一方のラインで構成されていることを特徴とする半導体
メモリ。 ２、データ増幅器は、一方の入力が基準電位発生回路の
出力に接続されたものである請求項１記載の半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250859A JP2704036B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250859A JP2704036B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132073A true JPH04132073A (ja) | 1992-05-06 |
| JP2704036B2 JP2704036B2 (ja) | 1998-01-26 |
Family
ID=17214073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250859A Expired - Lifetime JP2704036B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704036B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001202781A (ja) * | 2000-01-18 | 2001-07-27 | Fujitsu Ltd | 半導体記憶装置及びその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229987A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体メモリ回路 |
-
1990
- 1990-09-20 JP JP2250859A patent/JP2704036B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229987A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体メモリ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001202781A (ja) * | 2000-01-18 | 2001-07-27 | Fujitsu Ltd | 半導体記憶装置及びその制御方法 |
| JP4627103B2 (ja) * | 2000-01-18 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2704036B2 (ja) | 1998-01-26 |
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