JPS6044750B2 - 集積化メモリ - Google Patents
集積化メモリInfo
- Publication number
- JPS6044750B2 JPS6044750B2 JP53006938A JP693878A JPS6044750B2 JP S6044750 B2 JPS6044750 B2 JP S6044750B2 JP 53006938 A JP53006938 A JP 53006938A JP 693878 A JP693878 A JP 693878A JP S6044750 B2 JPS6044750 B2 JP S6044750B2
- Authority
- JP
- Japan
- Prior art keywords
- digit
- memory
- lines
- digit line
- digit lines
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は集積化メモリに関するもので、特に、センス
・アンプとディジット線のゲート、トランジスタを有す
る大容量集積化メモリに関するものである。
・アンプとディジット線のゲート、トランジスタを有す
る大容量集積化メモリに関するものである。
なお、以下の説明の便宜上すべてｎチャネルＭＯＳト
ランジスタで行なうが、ｐチャンネルＭＯＳトランジス
タでも、また、他のどのような型式のトランジタでも本
質的に同様であり本発明を適用し得ることは当然である
。
ランジスタで行なうが、ｐチャンネルＭＯＳトランジス
タでも、また、他のどのような型式のトランジタでも本
質的に同様であり本発明を適用し得ることは当然である
。
従来の集積化メモリの一例を第１図に示す。
第１図のような従来の集積化メモリでは、ｘデコーダ１
０で選択されたアドレス線が高レベル状態になると、セ
ンス・アンプの左右のディジット線に並んでいるメモリ
セルのうちの１つのセル情報がディジット線に読み出さ
れ、他方のディジット線には基準電位発生回路によつて
高低２値レベルの中間の電位が発生する。すなわち、例
えばアドレス線３が選択されると、メモリセル５の情報
がディジット線１に読み出され、ディジット線２には基
準電位発生回路８によつて基準電位が発生する。逆に、
アドレ線４が選択されると、メモリセル６の情報がディ
ジット線２に読み出され、ディジット線１には基準電位
発生回路７によつて基準）電位が発生する。この結果、
ディジット線１および２には、メモリセル容量Ｃｏとデ
ィジット線容量ＣＢの容量分割で決まる微少な電位差が
生じ、センス・アンプ９を活性化することによつて微少
電位差を増幅する。その後、Ｙデコーダ１１によ・つて
選択された入出力トランジスタＴｉを導通させて一つの
ディジット線の情報を出力し、メモリセル情報の読み出
しが終了する。書き込みは、入出力トランジスタＴｉを
通してディジット線及びメモリセルに情報が書き込まれ
る。第１図に示したような従来の１トランジスタ型の集
積化メモリでは、１つのデイジツト線に多数のメモリセ
ルが結合されていた。
０で選択されたアドレス線が高レベル状態になると、セ
ンス・アンプの左右のディジット線に並んでいるメモリ
セルのうちの１つのセル情報がディジット線に読み出さ
れ、他方のディジット線には基準電位発生回路によつて
高低２値レベルの中間の電位が発生する。すなわち、例
えばアドレス線３が選択されると、メモリセル５の情報
がディジット線１に読み出され、ディジット線２には基
準電位発生回路８によつて基準電位が発生する。逆に、
アドレ線４が選択されると、メモリセル６の情報がディ
ジット線２に読み出され、ディジット線１には基準電位
発生回路７によつて基準）電位が発生する。この結果、
ディジット線１および２には、メモリセル容量Ｃｏとデ
ィジット線容量ＣＢの容量分割で決まる微少な電位差が
生じ、センス・アンプ９を活性化することによつて微少
電位差を増幅する。その後、Ｙデコーダ１１によ・つて
選択された入出力トランジスタＴｉを導通させて一つの
ディジット線の情報を出力し、メモリセル情報の読み出
しが終了する。書き込みは、入出力トランジスタＴｉを
通してディジット線及びメモリセルに情報が書き込まれ
る。第１図に示したような従来の１トランジスタ型の集
積化メモリでは、１つのデイジツト線に多数のメモリセ
ルが結合されていた。
しかしこのような構成では、メメモリが大容量化するに
つれてデイジツト線に結合するメモリセルの個数が増え
、デイジツト線の寄生容量ＣＢが大きくなるとメモリセ
ルのストレージ容量Ｃ，との分割比？も大きくなるので
セルの読み出し時に両デイジツト線に現われる信号電位
差は非常に小さくなつてしまい、高感度のセンス・アン
プを使用しないと誤動作しやすくなる欠点があつた。本
発明の目的は、高感度のセンス・アンプを使用しなくて
も大容量化が可能となる集積化メモリを提供することで
あり、更に他の目的は、極めて誤動作しにくい集積化メ
メモリを提供することである。
つれてデイジツト線に結合するメモリセルの個数が増え
、デイジツト線の寄生容量ＣＢが大きくなるとメモリセ
ルのストレージ容量Ｃ，との分割比？も大きくなるので
セルの読み出し時に両デイジツト線に現われる信号電位
差は非常に小さくなつてしまい、高感度のセンス・アン
プを使用しないと誤動作しやすくなる欠点があつた。本
発明の目的は、高感度のセンス・アンプを使用しなくて
も大容量化が可能となる集積化メモリを提供することで
あり、更に他の目的は、極めて誤動作しにくい集積化メ
メモリを提供することである。
本発明による集積化メモリは、マトリツクス状に配置さ
れたメモリセルと、メモリセルの選択ゲートを列方向に
接続する複数本のアドレス線と、メモリセルのデイジツ
ト端子を行方向に接続する複数本のデイジツト線と、上
記複数本のアドレス線の一つを選択するＸデコーダと、
上記複数本のデイジツト線の一つを選択するＹデコーダ
と、デイジツト線本数より少ない個数のシンス・アンプ
とを備え、１個のセンス・アンプに対し、複数個の選択
ゲートを介して対応する複数個のデイジツト線が接続さ
れたことを特徴とする集積化メモリである。
れたメモリセルと、メモリセルの選択ゲートを列方向に
接続する複数本のアドレス線と、メモリセルのデイジツ
ト端子を行方向に接続する複数本のデイジツト線と、上
記複数本のアドレス線の一つを選択するＸデコーダと、
上記複数本のデイジツト線の一つを選択するＹデコーダ
と、デイジツト線本数より少ない個数のシンス・アンプ
とを備え、１個のセンス・アンプに対し、複数個の選択
ゲートを介して対応する複数個のデイジツト線が接続さ
れたことを特徴とする集積化メモリである。
本発明の集積化メモリによれば、センス・アン．プとデ
イジツト線との間にゲート・・トランジスタを有し、デ
イジツト線を多分割することによつて実効的なデイジツ
ト線の寄生容量ＣＢを減らし ｑを小さくすることによ
つてメモリセルかゝＣｓらデイジツト線に伝えられる信
号電圧をを大きくし、センス・アンプの誤動作を少なく
することができる。
イジツト線との間にゲート・・トランジスタを有し、デ
イジツト線を多分割することによつて実効的なデイジツ
ト線の寄生容量ＣＢを減らし ｑを小さくすることによ
つてメモリセルかゝＣｓらデイジツト線に伝えられる信
号電圧をを大きくし、センス・アンプの誤動作を少なく
することができる。
又、本発明の集積化メモリを用い、かつ従来と等しい感
度のセンス・アンプを使用するときには、メモリセルの
面積は小さくすることがで・きる利点があり、メモリの
大容量化に好都合である。以下、本発明をよりよく理解
するために実施例を用いて詳述する。
度のセンス・アンプを使用するときには、メモリセルの
面積は小さくすることがで・きる利点があり、メモリの
大容量化に好都合である。以下、本発明をよりよく理解
するために実施例を用いて詳述する。
第２図に本発明の一実施例を示す。
このようなメモリセルマトリツクス、センス●アンプ、
Ｘデコーダ３８、Ｙデコーダ３９を備えた集積化ムメリ
において、各々のセンス◆アンプ３７はゲート●トラン
ジスタＴ２ｌ，Ｔ２２，Ｔ２３，Ｔ２４，・・，を介し
て１対のデイジツト線２３，２４，２５，２６，・・，
と結合している。例えばデイジツト線２３及び２５は、
ゲートがクロツク信号線φ１に接続しているトランジス
タＴ２ｌ及ノびゲートがクロツク信号線φ２に接続して
いるトランジスタＴ２３を介して、それぞれ節点Ｎ２ｌ
に接続される。同様にしてデイジツト線２４及び２６は
ゲートがクロツク信号線φ１及びφ２にそれぞれ接続し
ているトランジスタＴ２２及びＴ２４を介してそれぞれ
節点Ｎ２２に接続される。又、節点Ｎ２ｌ及びＮ２２に
は、基準電位発生回路３５及び３６がそれぞれ接続して
いる。それぞれのデイジツト線には同数のメモリセルが
接続される。メモリセルの情報はトランジスタＴ２５及
″びＴ２６によつて外部に伝えられる。なお、第２図で
は基準電位発生回路３５及び３６並びにデータ入出力ト
ランジスタＴ２５及びＴ２６は節点Ｎ２ｌ及びＮ２２に
接続しているが、これは何等本発明を拘束するものでは
なく、デイジツト線２３と２５及び２４と２６に接続し
ていてもよい。
Ｘデコーダ３８、Ｙデコーダ３９を備えた集積化ムメリ
において、各々のセンス◆アンプ３７はゲート●トラン
ジスタＴ２ｌ，Ｔ２２，Ｔ２３，Ｔ２４，・・，を介し
て１対のデイジツト線２３，２４，２５，２６，・・，
と結合している。例えばデイジツト線２３及び２５は、
ゲートがクロツク信号線φ１に接続しているトランジス
タＴ２ｌ及ノびゲートがクロツク信号線φ２に接続して
いるトランジスタＴ２３を介して、それぞれ節点Ｎ２ｌ
に接続される。同様にしてデイジツト線２４及び２６は
ゲートがクロツク信号線φ１及びφ２にそれぞれ接続し
ているトランジスタＴ２２及びＴ２４を介してそれぞれ
節点Ｎ２２に接続される。又、節点Ｎ２ｌ及びＮ２２に
は、基準電位発生回路３５及び３６がそれぞれ接続して
いる。それぞれのデイジツト線には同数のメモリセルが
接続される。メモリセルの情報はトランジスタＴ２５及
″びＴ２６によつて外部に伝えられる。なお、第２図で
は基準電位発生回路３５及び３６並びにデータ入出力ト
ランジスタＴ２５及びＴ２６は節点Ｎ２ｌ及びＮ２２に
接続しているが、これは何等本発明を拘束するものでは
なく、デイジツト線２３と２５及び２４と２６に接続し
ていてもよい。
この場合、基準電位発生回路３５及び３６並びにトラン
ジスタＴ２５及びＴ２６は、１対のデイジツト線に１つ
ずつ必要になり、第２図の場合に比べて２倍の個数にな
る。次に、第２図の回路動作を第３図に示す波形を使つ
て説明すると次のようである。
ジスタＴ２５及びＴ２６は、１対のデイジツト線に１つ
ずつ必要になり、第２図の場合に比べて２倍の個数にな
る。次に、第２図の回路動作を第３図に示す波形を使つ
て説明すると次のようである。
例えば、Ｘデコーダ３８によつて選択されたワード線２
７が時刻ｔ１に高レベルになるとクロツクφ２は高レベ
ルから低レベルに落ちるが、クロツクφ１は高レベルの
ままである。従つて、メモリセル３１の情報がデイジツ
ト線２３に伝えられ、更にトランジスタＴ２ｌを介して
節点Ｎ２ｌに伝わる。他方、節点Ｎ２２には基準電位発
生回路３６によつて高低２値レベルの中間の電位が発生
する。節点Ｎ２ｌとＮ２２の電位差が最大になつた時刻
Ｔ２でセンスアンプ３７を活性化すると、節点Ｎ２ｌと
Ｎ２２の電位差が増幅される。節点Ｎ２ｌとＮ２２の電
位差が最大に増幅された後、時刻Ｔ３にＹデコーダ３９
によつて選択されたデイジツト線と選択アドレス線４０
が高レベルになり、トランジスタＴ２５及びＴ２６を通
してメモリセル情報が相補信号として外部に伝わると同
時に、メモリセル３１に元のメモリセル情報が再書き込
みされる。ワード線２９が選択されて高レレベルになつ
た場合には、クロツク信号φ１が高レベルに落ち、クロ
ツク信号φ２が高レベルのままに保たれる。従つて、メ
モリセル３３の情報はデイジツト線２５及び節点Ｎ２ｌ
に伝わる。他方、節点Ｎ２２には基準電位発生回路３６
から中間の電位が発生し、節点Ｎ２ｌとＮ２２の間に微
少な電位差ができ、これを増幅して外部に伝えると同時
にメモリセルに情報が再書き込みされる。ワード線２８
あるいは３０が選択された場合には基準電位発生回路３
５が働らき、節点Ｎ２ｌとＮ２２に微少な電位差が発生
した後は、前記と同様の動作をする。デイジツト線がア
ルミニウム配線の場合には、特に本発明は有効になる。
７が時刻ｔ１に高レベルになるとクロツクφ２は高レベ
ルから低レベルに落ちるが、クロツクφ１は高レベルの
ままである。従つて、メモリセル３１の情報がデイジツ
ト線２３に伝えられ、更にトランジスタＴ２ｌを介して
節点Ｎ２ｌに伝わる。他方、節点Ｎ２２には基準電位発
生回路３６によつて高低２値レベルの中間の電位が発生
する。節点Ｎ２ｌとＮ２２の電位差が最大になつた時刻
Ｔ２でセンスアンプ３７を活性化すると、節点Ｎ２ｌと
Ｎ２２の電位差が増幅される。節点Ｎ２ｌとＮ２２の電
位差が最大に増幅された後、時刻Ｔ３にＹデコーダ３９
によつて選択されたデイジツト線と選択アドレス線４０
が高レベルになり、トランジスタＴ２５及びＴ２６を通
してメモリセル情報が相補信号として外部に伝わると同
時に、メモリセル３１に元のメモリセル情報が再書き込
みされる。ワード線２９が選択されて高レレベルになつ
た場合には、クロツク信号φ１が高レベルに落ち、クロ
ツク信号φ２が高レベルのままに保たれる。従つて、メ
モリセル３３の情報はデイジツト線２５及び節点Ｎ２ｌ
に伝わる。他方、節点Ｎ２２には基準電位発生回路３６
から中間の電位が発生し、節点Ｎ２ｌとＮ２２の間に微
少な電位差ができ、これを増幅して外部に伝えると同時
にメモリセルに情報が再書き込みされる。ワード線２８
あるいは３０が選択された場合には基準電位発生回路３
５が働らき、節点Ｎ２ｌとＮ２２に微少な電位差が発生
した後は、前記と同様の動作をする。デイジツト線がア
ルミニウム配線の場合には、特に本発明は有効になる。
デイジツト線をアルミニウム配線とし、ワード線を多結
晶シリコン配線とした本発明の一実施例についてそのマ
スクパターン（メモリセル部分のみ）の一例を第４図に
示す。図において４１は多結晶シリコン配線を、４２は
アルミニウム配線を、４３は拡散層を、４４はコンタク
ト領域を、４５はストレージ容量領域を、４６はワード
線領域を、４７はデイジツト線領域を、４８はＭＯＳト
ランジスタ領域を、それぞれ示している。図かられかる
様に、メモリセルの中にアルミニウム配線が２本通るな
らば、デイジット線を分割してもメモリセル部のツチは
大きくならず、従来方式とメモリマトリツクス部の面積
は変わらない。この場合、デイイジツト線の寄生容量は
、アルミニウム配線よりも拡散層の接合容量とトランジ
スタのオーバーラツプ容量の方が支配的になるので、第
４図のようにデイジツト線を２分割した場合には分割し
ない場合に比べて、デイジツト線の寄生容量がほぼムに
なる。従つて、メモリセル容量Ｃｓが従来と等しに場合
を規 ＣＢｌ定すれば、一は一に減り、第２図の節
点Ｎ２ｌと Ｃ，２Ｎ２２の間の電位差は約２倍に
大きくなるので、センス・アンプの誤動作が少なくなる
。
晶シリコン配線とした本発明の一実施例についてそのマ
スクパターン（メモリセル部分のみ）の一例を第４図に
示す。図において４１は多結晶シリコン配線を、４２は
アルミニウム配線を、４３は拡散層を、４４はコンタク
ト領域を、４５はストレージ容量領域を、４６はワード
線領域を、４７はデイジツト線領域を、４８はＭＯＳト
ランジスタ領域を、それぞれ示している。図かられかる
様に、メモリセルの中にアルミニウム配線が２本通るな
らば、デイジット線を分割してもメモリセル部のツチは
大きくならず、従来方式とメモリマトリツクス部の面積
は変わらない。この場合、デイイジツト線の寄生容量は
、アルミニウム配線よりも拡散層の接合容量とトランジ
スタのオーバーラツプ容量の方が支配的になるので、第
４図のようにデイジツト線を２分割した場合には分割し
ない場合に比べて、デイジツト線の寄生容量がほぼムに
なる。従つて、メモリセル容量Ｃｓが従来と等しに場合
を規 ＣＢｌ定すれば、一は一に減り、第２図の節
点Ｎ２ｌと Ｃ，２Ｎ２２の間の電位差は約２倍に
大きくなるので、センス・アンプの誤動作が少なくなる
。
又、とを従来と等しい大きさにした場合には、メモリセ
ルを約半分にすることができ、チツプサイズの小面積化
あるいはメモリの大容量化に好都合である。
ルを約半分にすることができ、チツプサイズの小面積化
あるいはメモリの大容量化に好都合である。
以上はデイジツト線を２つに分割する場合のみを仮定し
て説明したが、本発明を実施して更に大容量のメモリを
構成する場合には、デイジツト線を更に多分割して実効
的なデイジツト線の寄生容量を小さくすることによつて
、メモリセルからデイジツト線に伝わる信号を大きくす
ることができる利点を得るとともに、とを一定に保つな
らば、メリセルを更に小さくすることもできる利点をも
得る。
て説明したが、本発明を実施して更に大容量のメモリを
構成する場合には、デイジツト線を更に多分割して実効
的なデイジツト線の寄生容量を小さくすることによつて
、メモリセルからデイジツト線に伝わる信号を大きくす
ることができる利点を得るとともに、とを一定に保つな
らば、メリセルを更に小さくすることもできる利点をも
得る。
第１図は従来の集積化メモリを説明するための回路図で
あり、１，２はデイジツト線を、３，４はアドレス線を
、５，６はメモリセルを、７，８は基準電位発生回路を
、９はセンス・アンプを、１０はＸデコーダを、１１は
Ｙデコーダをそれぞれ示す。
あり、１，２はデイジツト線を、３，４はアドレス線を
、５，６はメモリセルを、７，８は基準電位発生回路を
、９はセンス・アンプを、１０はＸデコーダを、１１は
Ｙデコーダをそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ アドレス線とディジット線の交点に配置されたメモ
リセルを有するメモリにおいて、上記ディジット線は複
数組に分割され、各組毎にセンスアンプが設けられ、該
各組において選択されたディジット線のみがその組の前
記センスアンプに接続されるようにしたことを特徴とす
る集積化メモリ。 ２ 行列状に配置された複数のメモリセルと、各列に設
けられたデイイジツト線とを有するメモリにおいて、上
記ディジット線は複数組に組み分けされ、各組に組み分
けされたディジット線はそれぞれ選択スイッチを介して
共通接続点に接続され、各組の共通接続点毎に専用のア
ンプが設けられ、上記選択スイイツチによつて各組内の
ディジット線の選択を行なうことを特徴とする集積化メ
モリ。 ３ 複数のアドドレス線と複数のディジット線の交点に
マトリクス状に配置されたメモリセルと、上記複数のア
ドレス線を選択する手段と、ディジット線の数よりも少
ない個数のセンスアンプとを備え、１個のセンスアンブ
に対して複数のディジット線を選択ゲートを介して接続
したことを特徴とする集積化メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53006938A JPS6044750B2 (ja) | 1978-01-24 | 1978-01-24 | 集積化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53006938A JPS6044750B2 (ja) | 1978-01-24 | 1978-01-24 | 集積化メモリ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082426A Division JPS63164094A (ja) | 1987-04-03 | 1987-04-03 | 集積化メモリ |
| JP62082427A Division JPS63164095A (ja) | 1987-04-03 | 1987-04-03 | 集積化メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54100232A JPS54100232A (en) | 1979-08-07 |
| JPS6044750B2 true JPS6044750B2 (ja) | 1985-10-05 |
Family
ID=11652184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53006938A Expired JPS6044750B2 (ja) | 1978-01-24 | 1978-01-24 | 集積化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044750B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| US4413330A (en) * | 1981-06-30 | 1983-11-01 | International Business Machines Corporation | Apparatus for the reduction of the short-channel effect in a single-polysilicon, one-device FET dynamic RAM array |
| JPS6134792A (ja) * | 1984-07-25 | 1986-02-19 | Toshiba Corp | 半導体記憶装置 |
| JPH0799617B2 (ja) * | 1984-09-25 | 1995-10-25 | 日本電気株式会社 | 半導体記憶装置 |
| JPS61183955A (ja) * | 1985-02-08 | 1986-08-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPS61242396A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102231A (ja) * | 1974-01-09 | 1975-08-13 |
-
1978
- 1978-01-24 JP JP53006938A patent/JPS6044750B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102231A (ja) * | 1974-01-09 | 1975-08-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54100232A (en) | 1979-08-07 |
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