JPS6047669B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、ＣＣＤ（電荷結合デバイス）型伝送ゲートを
介して電荷貯蔵素子とＩ／０ビット・ラインを接続させ
るメモリ、セルから成るアドレス可能な半導体メモリに
関する。

従来から知られているランダム・アクセス・メモリ（Ｒ
ＡＭ）において各々のメモリ・セルには、記憶素子とし
て用いられるＭＯＳキャパシタ・ストレージ・キャパシ
タを入出力ライン（通例ビット・ラインと呼ばれる）に
接続するトランジスタが含まれる。

ここでメモリ・セルはＸ−Ｙ（２次元）アレイを構成す
る。前記アレイにおいて「列」方向に含まれるストレー
ジ・キャパシタは全て同一のビット・ラインに並列接続
されており、また「行」方向に含まれる全トランジスタ
のゲートはワード・ラインに並列接続されている。そし
てＸ−Ｙアレイにおける特定のメモリ素子をアクセスす
るため、希望する「行」に対応するワード・ラインは高
レベルに持ち上げられる。すると当該「行」に含まれる
各素子のストレージ・キャパシタから得られる電荷は、
当該素子のゲーティング・トランジスタを通過して関連
するビット・ラインに伊達する。結果として生じる各ビ
ット・ラインの電圧は、当該ビット、ラインに係る検知
増幅器により検出される。そして希望する「列」に対応
する特定検知増幅器の読み取りにより、選択されたメモ
リ・セルの論理状態を知ることができる。上述した動作
は「破壊読み出し」であるため、選択された「行」のメ
モリ・セルにストアされてＪいる電荷は失われてしまう
。

したがつて、それぞれのメモリ素子に当初の論理状態を
復帰させるため、当該検知増幅器にあるデータをこれら
メモリ・セルに再び書き込まなければならない。こうい
つた１再書き込み動作ョ及び１メモリ書き込み動作ョは
次の通り行われる：各１列ョの検知増幅器は関連するビ
ット・ラインをハイ又はロー状態に駆動する。するとワ
ード・ラインかハイとなつているメモリ●セルのストレ
ージ・キャパシタが充電される。上述した形式のＲＡＭ
においてメモリ・セルの論理状態を読み出し、読み出し
動作後にメモリ素子を当初の論理状態へ復帰させ、更に
一般的にメモリ・セルへの書き込みを行うため、各々の
ビット・ラインに対して１個の検知増幅器が必要とされ
る。

しかし数多くの検知増幅器を必要とすることは、結果と
して過大な電力消費をメモリが組み立てられている半導
体チップにもたらす。このことはまた、より小さなチッ
プ上により大きなＲＡＭを組み立てる際に問題となる。
よつて本発明の目的は、低電力消費且つ小型でアドレス
可能な半導体メモリを提供せんとするものである。

本発明に係る半導体メモリは、それぞれ分離されたメモ
リ・セルに対してＸ−Ｙアドレス能力を提供する。

本発明に係るメモリは唯一つの検知増幅器を用いること
により、任意に選択されたメモリ・セルに対して読み出
し動作又は書き込み動作を行う。前記検知増幅器は、選
択された特定のメモリ・セルに接続されているビット・
ラインに関連して動作する。したがつて半導体チップに
おける電力消費は非常に軽減されることになる。本発明
に係るメモリにおいて、各々のメモリ●セルにはＭＯＳ
ストレージ●キャパシタが用いられている。前記ストレ
ージ・キャパシタは、直列接続された２個のＭＯＳゲー
トを介して対応するビット・ラインに接続されている。
ここでいう２個のＭＯＳゲートとは、２段のＣＣＤ（電
荷結合デバイス）シフト●レジスタと本質的に等価であ
る。即ち一方のゲートは１行ョライン（いわゆるワード
・ラインに相当する）により活性化され、他方のゲート
は１列ョラインにより活性化されくる。したがつて任意
のメモリ●セルにおけるストレージ・キャパシタは、当
該セルの両ゲートが活性化されるときにのみビット・ラ
インと接続される。換言すれば選択されたメモリ・セル
の続み出し動作又は書き込み動作を行うためＪ行ョライ
ン及び７列ョライン（選択されたセルに対応する）の両
ラインが活性されるときにのみストレージ・キャパシタ
とビット・ラインが接続される。かくしてある１行ョに
含まれる任意のメモリ・セルが読み出されるとき、当該
セルに対応する唯一つのストレージ・キャパシタのみが
対応するビット・ラインに接続される。しかし残り全て
のセルに含まれるストレージ・キャパシタはビット・ラ
）インに接続されないので、そのままの状態を保つてい
る。またこれら残りのセルにデータを再書き込みする必
要がないので、唯一の検知増幅器のみが用いられる。よ
つて当該チップの電力消費は非常に減少される。以下図
面を用いて本発明を詳述する。

第１図は本発明の一実施例による半導体メモリを示す回
路図であり、複数のメモリ・セルから構成されている。

ここで各々のメモリ●セルは特定の０行ョライン及び１
列ョラインを活性化するこ゛とによりアクセスされる。
以下これを説明する。メモリ●セルの一つとして例示さ
れたセル±旦は、１列ョラインＹ１及び１行ョラインＸ
２によりアドレスされる。メモリ・セル±ｕに含まれる
ストレージ・キャパシタ１１は、ある半導体構造を介し
てビット・ラインＢ１に接続される。ここでいう半導体
構造とは２段の可逆的（Ｒｅｖｅｒｓｉｂｌｅ）ＣＣＤ
シフト●レジスタである。前記ＣＣＤシフト・レジスタ
の構造は後に第３図において詳述する。そしてメモリ・
セル±■に含まれるＣＣＤシフト・レジスタの伝送ゲー
ト（２個）は１３及び１５で示されている。メモリ●セ
ルの動作は、ＣＣＤシフト●レジスタの動作を考えると
容易に理解し得る。

例えばメモリ・セル±ｕの論理状態を読み出そうとする
とき、当該論理状態はストレージ・キャパシタ１１にス
トアされている電荷重によつて特徴付けられる。即ち論
理状態ＲｌＪはストアされている電荷に基づきストレー
ジ・キャパシタ１１が相対的な高レベルとなることによ
つて表わされる。同様に論理状態１０．Ｊは、相対的な
低レベルによつて表わされる。メモリ・セル±ｕの論理
状態を読み出すため、アレイ・デコーダ（図示されてい
ないが、標準ＮＯＲゲート・バイナリ・デコーダの如く
当業者にとつてよく知られている）が活性化される。よ
つて１行ョラインＸ２及び１列ョラインＹ１が共に高レ
ベルとされる。１列ョラインＹ１が高レベルになると、
ゲート１３には高電圧が印加される。

このため、ゲート１３の真下にはポテンシャルが生じる
。よつてストレージ●キャパシタ１１にストアされてい
る電荷はゲート１３の真下に移動する。同様に１行ョラ
インＸ２が高レベルになると、ゲート１５には高電圧が
印加される。このためゲート１５の真下にはポテンシャ
ルが生じる。よつてゲート１３の真下にある電荷はゲー
ト１５の真下に移動する。そしてビット・ライン？に到
達する。結果として生じるビット・ラインＢ１の電圧変
化は、検知増幅器１７により検出される。検知増幅器１
７として、列えばＩＥＥＥジャーナル（ＳＯ．Ｓｔ．Ｃ
］ＲＣ．，ＳＣ−８，３０５（１９７３）．著者ＢＯＯ
ｎｓｔその他）に記載されている増幅器が用いられる。
次に他のメモリ・セルＩ■について考えてみる。

メモリ●セルＩＵの各構成部はメモリ・セル±旦の各構
成部と対応している。即ちメモリ・セルＩ■には容量性
貯蔵素子（ストレージ・キャパシタ）２１、第１ＣＣＤ
ゲート２３、第２ＣＣＤゲート２５が含まれている。メ
モリ・セル工旦をアクセスするため上述の如く０行ョラ
イン又Ｘ２及び０列ョラインＹ１を活性化すると、メモ
リ・セル又旦のゲート２３にも高電圧が印加される。し
たがつてストレージ・キャパシタ２１にストアされてい
る電荷はゲート２３の下方領域に移動する。しかし１行
ョラインＸ３が活性化されないため、ゲート２５には高
電圧が印加されない。よつてゲート２５の真下にはポテ
ンシャルが形成されない。かくしてストレージ●キャパ
シタ２１にストアされていた電荷はゲート２３の真下に
トラップされたままとなり、ビット・ラインＢ１に送り
出されない。その後ゲート２３が低レベルに戻ると（メ
モリ・セル±ｕをアクセスするための続み出し動作が終
了したとき）、ゲート２３の真下にある全電荷はストレ
ージ・キャパシタ２１に戻る。１列ョラインＹ１に係る
他のメモリ●セルからは、メモリ・セル久見と同様、何
の電荷もビット・ラインＢ１へ送り出されない。

したがつて検知増幅器１７は、メモリ・セル±旦から送
り出されて来る電荷のみを検出する。同様な理由によつ
て、１行ョラインＸ２に接続されているメモリ●セル（
メモリ・セル１■を除く）からはどのビット・ラインへ
も電荷が送り出されない。例えば１列ョラインＹ２及び
Ｙ３にそれぞれ接続されているＣＣＤゲート２７及び２
９はＪ列ョラインＹ２及びＹ３が活性化されていないの
で、高レベルとされない。よつてストレージ・キャパシ
タ３１及び３３にストアされている電荷は、ビット・ラ
インＢ２及び八への導電路を発見し得ない。以上を要す
るに、１行ョラインＸ２及び２列ョラインＹ１が高レベ
ルになるとき、検知増幅器１７はメモリ・セル１０にス
トアされている電荷にのみ反応する。上述した破壊読み
出し動作の後に、データをメモリ・セル±ｕへ再書き込
みするには、逆の過程を行えばよい。即ちビット・ライ
ンＢ１とストレージ・キャパシタ１１の間のアクセスを
提供するため１行ョラインＸ２及び１列ョラインＹ１は
高レベルに持ち上げられる。そしてストレージ・キャパ
シタ１１を充電するため検知増幅器１７はビット・ライ
ンＢ１に高電圧又は低電圧を抑加する。その後前記１行
ョラインＸ２及び１列ョラインＹ１を不活性化すること
により、ストレージ・キャパシタ１１は分離される。新
たなデータをメモリ・セル１０に書き込むにはこれと同
じ手順が用いられる。かくして本発明に係るメモリにお
いて、Ｘ一Ｙアレイの全メモリ・セルから読み出し又は
該セルへ書き込むため、唯一つの検知増幅器が必要とさ
れる。それぞれのビット・ラインを他のビット・ライン
から分離しておくため、トランジスタ・ゲートノ３５，
３７，３９が用いられる。

それぞれのトランジスタ・ゲート３５，３７，３９は特
定の１列ョラインにより活性化される。ここで特定の１
列ョラインは、当該トランジスタ・ゲートにより０Ｎ／
０ＦＦされるビット・ラインに対応してい７る。例えば
１列ョラインＹ１はゲート３５を活性化する。よつてビ
ット・ラインＢ１は検知増幅器１７に接続される。かく
して各ビット・ラインに到達した電荷は検知増幅器１７
により適当に検出される一方、浮遊容量を最小にするた
めそれぞれフのビット●ライン間における分離（ＩｓＯ
ｌａｔｉＯｎ）が行われる。したがつてより大きな信号
が検出される。本発明に係るメモリにおいて、メモリを
構成するのに必要な半導体チップの大きさを縮小するに
は、ビット・ラインの本数を減少させることにより達成
される。

即ちそれぞれの列に含まれるメモリ・セル間においてビ
ット・ラインを共有することであり、第２図において詳
述する。第２図は本発明の他実施例による半導体メモリ
を示す回路図であり、第１図に示したメモリに比べてビ
ット・ラインの本数が半分になつている。

図においてビット・ラインＢｌ２は２個のメモリ●セル
んｕ及びＵＵに共有されている。ここでメモリ・セルエ
ｕ及び１Ｕは、それぞれ１列ョラインＹ１及びＹ２に応
答して動作する。かくしてメモリ・セルｕのストレージ
・キャパシタ４１はゲート４３及び４５を介してビット
・ラインＢｌ２に接続される。同様にメモリ●セル旦旦
のストレージ・キャパシタ５１はゲート５３及び５５を
介して同一のビット・ラインＢｌ２に接続される。もし
１行ョラインＸ１及び１列ョラインＹ１が共に高レベル
に持ち上げられるならば、メモリ・セル１■の論理状態
を表わす電荷はビット・ラインＢｉ２に到達し、そして
検知増幅器５７により検出される。一方、１行ョライン
Ｘ１及び１列ョラインＹ２が活性化されると、検知増幅
器５７はメモリ・セル旦ｕの論理状態を表わす電荷を検
出する。第１図において述べたと同様、ゲーテイング・
トランジスタ５９及び６１はビット・ラインＢｌ。を他
の全てのビット・ラインから分離させるために用いられ
る。図示された原理を他の構成に拡張すること、即ちメ
モリ・セルにおける２以上の行に一本の共通ビット・ラ
インを共有させるということは、当業者にとつて理解し
得ることである。よつてチッ．プ面積をより縮小するこ
とが達成される。第３図は、第１図及び第２図に示され
たメモリ・セルの構造を示す断面図である。

基板６３は、例えばＰ型にドープされたシリコンである
。基板６３上の酸化物層６７には、約６０００Ａの厚さ
−を有するポリシリコン層で構成されたストレージ・ゲ
ート６５が載せられている。ここで酸化物層６７は約１
０００Ａの厚さを有する二酸化ケイ素ＳｉＯ２層である
。上述したストレージ・ゲート６５、酸化物層６７、基
板６３は一体となつてメモクリ・セルの容量性貯蔵素子
を形成する。前記容量性貯蔵素子は、第１図に示された
メモリ・セル±■のストレージ・キャパシタ１１に対応
する。なお前記容量性貯蔵素子の静電容量は、特願昭５
３一１２０３２７ｒ半導体メモリ素子ョに記載された方
法により、その静電容量を増すことが可能である。導電
性の伝送ゲート６９は、基板６３上の薄い酸化物層７１
に載せられている。前記ゲート６９はメモリ・アレイの
１列ョラインに応答するので、１列ョゲートと呼ばれる
。１列ョゲート６９はストレージ・ゲート６５と同様に
ポリシリコンで作られている。

１列ョゲート６９は、第１図に示されたメモリ●セル±
旦のゲー口３（ｒ列ョライン）Ｙ１により活性化される
）に対応する。

ポリシリコン製の第２導電レベル７３は、酸化物層７５
（約１５００Ａの厚さを有する）により第１レベルから
分離されているＪ列ョゲート６９に隣接する第２導電レ
ベル７３の一部は、１行ョゲート７７・（メモリ・アレ
イの１行ョラインに応答する）として用いられる。１行
ョゲート７７は、第１図に示されたメモリ・セル±見の
ゲート１５に対応しＪ行ョラインＸ２により活性化され
る。

１行ョゲート７７は関連するポリシリコン・レベル（第
２導電レベル）７３により電気的にアクセスされ、一方
ストレージ・ゲート６５及び１列ョゲート６９は関連す
るポリシリコン・ライン（第２導電レベル７３と直交し
ている）によりアクセスされる。

基板６３のＮ＋導電領域７９は、第１図に示されたビッ
ト・ラインＢ１に対応する。ストレージ・ゲート６５と
列ゲート６９の間に挿入されているＮ＋導電領域８１は
、ゲート６９の下方領域にポテンシャルが形成されると
き、ストレージ・ゲート６５の下方領域にストアされて
いる電荷を１列ョゲート６９の下方領域へ転送させる働
きをする。関連する１列ョラインの活性化により１列ョ
ゲート６９に適当な電圧が印加されると、ストレージ●
ゲートの真下にストアされている電荷はＮ＋導電領域８
１を通過して１列ョゲート６９の下方領域へ移動する。

本実施列では、１列ョゲート６９に１２ボルトを印加し
たとき適当なポテンシャルが基板６３に生じる。１行ョ
ゲート７７に関連する行ラインが活性化されるとき１行
ョゲート７７には約１２ボルトの電圧が印加され、該ゲ
ートの下方にポテンシャルが生じる。

。列ョゲート６９の真下にある電荷は１行ョゲート７７
の下方領域に流れ込み、その後ビット・ライン（Ｎ＋導
電領域）７９に到達する。その結果前記ビット・ライン
７９に生じる電圧の変化は第１図において述べた如く検
出される。そして当該メモリ・セルの論理状態が表示さ
れる。第４図は、第３図に示されたメモリ・セルの変形
された構造を説明した断面図である。

図において容量性貯蔵素子は、基板８７上の酸化物層８
５に載せられているストレージ・ゲート８３により形成
される。本実施例において第２レベル ポリシリコン１
行ョゲート８９はストレージ・ゲート８３に隣接して配
置されている。一方、第１レベル ポリシリコン１列ョ
ゲート９１は、５行ョゲート８９とビット・ライン９３
の間に位置されている。このように第１及び第２ポリシ
リコン●レベルが重複するためＪ行ョゲート８９はスト
レージ・ゲート８３に直接隣接して配置される。したが
つて容量性貯蔵素子（ストレージ・ゲート８３）から１
行ョゲート８９へ電荷を転送するに際し、基板８７内に
導電領域を設ける必要がない。なお当業者にとつては明
白なことであるが、１行ョ及びゝ列ョゲートは全て互に
交換することができる。その場合、１行ョゲートは第１
ポリシリコン・レベルに関連し、１列ョゲートは第２ポ
リシリコン●レベルに関連する。以上述べた如く、本発
明によれば、唯一つの検知増幅器を用いてメモリを構成
することができるので低電力消費且つ小型なメモリを提
供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体メモリを示す回
路図であり、第２図は本発明の他実施例による半導体メ
モリを示す回路図であり、第３図は第１図及び第２図に
示されたメモリ・セルの構・造を示す断面図、第４図は
第３図に示されたメモリ・セルの変形された構造を説明
した断面図である。

Claims (1)

【特許請求の範囲】
1. １ 論理状態に対応する信号を蓄積する複数の蓄積手段
   と、複数の列ラインおよび複数の行ラインと、選択した
   前記列ラインおよび行ラインの活性化により対応する前
   記蓄積手段のみに蓄積した信号を対応するビットライン
   に送出する第１ゲート手段と、前記各ビットラインに対
   応して設けられた複数の第２ゲート手段と、前記各第２
   ゲート手段からの信号を共通に導入する検出手段とを具
   備して成る半導体メモリ。