JPH0636314B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0636314B2 JPH0636314B2 JP60288718A JP28871885A JPH0636314B2 JP H0636314 B2 JPH0636314 B2 JP H0636314B2 JP 60288718 A JP60288718 A JP 60288718A JP 28871885 A JP28871885 A JP 28871885A JP H0636314 B2 JPH0636314 B2 JP H0636314B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体記憶装置、特に、ランダムアクセス型
の半導体記憶装置に関する。
の半導体記憶装置に関する。
＜従来の技術＞ 第２図は従来のランダムアクセス型半導体記憶装置を表
わすブロック図であり、図中Ｘ１，Ｘ２，−−は行デコ
ーダに接続された行線であり、Ｙ１とＹ′１，Ｙ２と
Ｙ′２，−−とはそれぞれ列線対を示している。行線
X1,2−−と列線対Ｙ１とＹ′１，Ｙ２とＹ′２，−−−
との各交点には、フリップフロップ回路で構成された記
憶セルＣ11，Ｃ12，Ｃ21，Ｃ22−−が配設されており、
記憶セルＣ11，Ｃ12−−は行線Ｘ１，Ｘ２−−と列線対
Ｙ１とＹ′１，Ｙ２とＹ′２，−−とにそれぞれ接続さ
れている。記憶セルＣ11，Ｃ12，−−の第２図中下方に
は読み出し回路１と書き込み回路２とが互に隣設して形
成されており、記憶セルＣ11，Ｃ12，−−と読み出し回
路１および書き込み回路２との間の列線対Ｙ１，
Ｙ′１，−−−にはそれぞれＭＯＳトランジスタ３，
４，５，６−−が介装されており、これらＭＯＳトラン
ジスタ３，４，５，６−−のゲートは列選択線７，８−
−を介して列デコーダに接続されている。さらに、これ
ら列選択線７，８，−−と読み出し回路１および書き込
み回路２との間には、列線対の一方Ｙ１，Ｙ２，−−を
接続する接続線９と列線対の他方Ｙ′２，Ｙ′２−−を
接続する接続線１０、さらには読み出しモード線１１と
書き込みモード線１２とが延在しており、読み出しモー
ド線１１と書き込みモード線１２とは、読み出し回路１
と書き込み回路２との入力部に設けられたＭＯＳトラン
ジスタ１３，１４，１５，１６のゲートにそれぞれ接続
されている。
わすブロック図であり、図中Ｘ１，Ｘ２，−−は行デコ
ーダに接続された行線であり、Ｙ１とＹ′１，Ｙ２と
Ｙ′２，−−とはそれぞれ列線対を示している。行線
X1,2−−と列線対Ｙ１とＹ′１，Ｙ２とＹ′２，−−−
との各交点には、フリップフロップ回路で構成された記
憶セルＣ11，Ｃ12，Ｃ21，Ｃ22−−が配設されており、
記憶セルＣ11，Ｃ12−−は行線Ｘ１，Ｘ２−−と列線対
Ｙ１とＹ′１，Ｙ２とＹ′２，−−とにそれぞれ接続さ
れている。記憶セルＣ11，Ｃ12，−−の第２図中下方に
は読み出し回路１と書き込み回路２とが互に隣設して形
成されており、記憶セルＣ11，Ｃ12，−−と読み出し回
路１および書き込み回路２との間の列線対Ｙ１，
Ｙ′１，−−−にはそれぞれＭＯＳトランジスタ３，
４，５，６−−が介装されており、これらＭＯＳトラン
ジスタ３，４，５，６−−のゲートは列選択線７，８−
−を介して列デコーダに接続されている。さらに、これ
ら列選択線７，８，−−と読み出し回路１および書き込
み回路２との間には、列線対の一方Ｙ１，Ｙ２，−−を
接続する接続線９と列線対の他方Ｙ′２，Ｙ′２−−を
接続する接続線１０、さらには読み出しモード線１１と
書き込みモード線１２とが延在しており、読み出しモー
ド線１１と書き込みモード線１２とは、読み出し回路１
と書き込み回路２との入力部に設けられたＭＯＳトラン
ジスタ１３，１４，１５，１６のゲートにそれぞれ接続
されている。
かかる構成の従来例の作用を述べれば、行デコーダによ
りいずれかの行線Ｘ１，Ｘ２，−−が選択され、該選択
された行線Ｘ１，Ｘ２，−−に接続されている記憶セル
Ｃ11，Ｃ12，−−が活性化し、列デコーダによって選択
された列選択線７，８−−−がＭＯＳトランジスタ３，
４，５，６−−をオン状態にすると、選択された行線Ｘ
１，Ｘ２，−−−と選択された列線対Ｙ１とＹ′１，Ｙ
２とＹ′２との交点に配置された記憶セルＣ11，Ｃ12，
−−のみ読み出し回路１、および書き込み回路２に接続
可能になる。ここで、読み出しモード線１１に選択信号
が現われＭＯＳトランジスタ１３，１４がオン状態にな
っていると、活性化された記憶セルＣ11，Ｃ12，−−の
うち選択された列線対に接続されているものが記憶して
いたデータが１対の列線対に出力され、読み出し回路１
で判別された後、外部に出力される一方、書き込みモー
ド線１２に選択信号が現われているときには、ＭＯＳト
ランジスタ１５，１６がオン状態になっているので、外
部から印加されたデータは書き込み回路２から選択され
た列線対に印加され、活性化されている記憶セルに記憶
される。
りいずれかの行線Ｘ１，Ｘ２，−−が選択され、該選択
された行線Ｘ１，Ｘ２，−−に接続されている記憶セル
Ｃ11，Ｃ12，−−が活性化し、列デコーダによって選択
された列選択線７，８−−−がＭＯＳトランジスタ３，
４，５，６−−をオン状態にすると、選択された行線Ｘ
１，Ｘ２，−−−と選択された列線対Ｙ１とＹ′１，Ｙ
２とＹ′２との交点に配置された記憶セルＣ11，Ｃ12，
−−のみ読み出し回路１、および書き込み回路２に接続
可能になる。ここで、読み出しモード線１１に選択信号
が現われＭＯＳトランジスタ１３，１４がオン状態にな
っていると、活性化された記憶セルＣ11，Ｃ12，−−の
うち選択された列線対に接続されているものが記憶して
いたデータが１対の列線対に出力され、読み出し回路１
で判別された後、外部に出力される一方、書き込みモー
ド線１２に選択信号が現われているときには、ＭＯＳト
ランジスタ１５，１６がオン状態になっているので、外
部から印加されたデータは書き込み回路２から選択され
た列線対に印加され、活性化されている記憶セルに記憶
される。
＜発明の解決しようとする問題点＞ 上記構成に係わる従来の半導体記憶装置にあっては、読
み出し回路と書き込み回路とが互に隣接して設けられて
いたので、データを構成するビット数が多いにもかかわ
らず、各ビットに対応する記憶セルが少い列線対に接続
されていると、わずかな間隔に読み出し回路１と書き込
み回路２とを形成しなければならず、これら回路１，２
の列線対方向の寸法が増大し、半導体基板上に集積化し
にくいという問題点があった。
み出し回路と書き込み回路とが互に隣接して設けられて
いたので、データを構成するビット数が多いにもかかわ
らず、各ビットに対応する記憶セルが少い列線対に接続
されていると、わずかな間隔に読み出し回路１と書き込
み回路２とを形成しなければならず、これら回路１，２
の列線対方向の寸法が増大し、半導体基板上に集積化し
にくいという問題点があった。
＜問題点を解決するための手段＞ 本発明は上記従来技術におけるレイアウト上の問題点に
鑑み、読み出し回路と書き込み回路とを記憶セルの配列
本の両側にそれぞれ配設したことを要旨とする。
鑑み、読み出し回路と書き込み回路とを記憶セルの配列
本の両側にそれぞれ配設したことを要旨とする。
＜実施例＞ 第１図は本発明の一実施例を示すブロック図であり、図
中、従来例と同一構成部分には、同一符号のみ付し、詳
細な説明は省略する。記憶セルＣ11，Ｃ12，Ｃ21，Ｃ22
の配列体２０の両側には、読み出し回路２１と書き込み
回路２２とがそれぞれ配設されており、記憶セルの配列
本２０と読み出し回路２１との間では、第１列選択線群
を構成する列選択線２３，２４−−が列線対Ｙ１とＹ′
１，Ｙ２とＹ′２にそれぞれ介在するＭＯＳトランジス
タ２５，２６，２７，２８−−のゲートに接続されてい
る。記憶セルの配列本２０と書き込み回路２２との間で
は、第２列選択線群を構成する列選択線２９，３０が列
線対Ｙ１とＹ′１，Ｙ２とＹ′２にそれぞれ介在するＭ
ＯＳトランジスタ３１，３２，３３，３４のゲートに接
続されており、第１列選択線群と第２列選択線群とは共
に列デコーダに接続されている。この列デコーダは第１
列選択線群と第２列選択線群とに同じ列線対Ｙ１とＹ′
１，Ｙ２とＹ′２−−を選択させることもできるが、そ
れぞれの列選択線群に異なる列線対Ｙ１とＹ′１，Ｙ２
とＹ′２を選択させることもできる。各列線対の一方Ｙ
１，Ｙ２は互に接続線３５で接続されており、しかも、
接続線３５は配列本２０の両側において同一の列線
Ｙ１，Ｙ２を接続する。同様に、列線対の他方Ｙ′１，
Ｙ′２も配列本２０の両側で互に接続線36により接続さ
れている。
中、従来例と同一構成部分には、同一符号のみ付し、詳
細な説明は省略する。記憶セルＣ11，Ｃ12，Ｃ21，Ｃ22
の配列体２０の両側には、読み出し回路２１と書き込み
回路２２とがそれぞれ配設されており、記憶セルの配列
本２０と読み出し回路２１との間では、第１列選択線群
を構成する列選択線２３，２４−−が列線対Ｙ１とＹ′
１，Ｙ２とＹ′２にそれぞれ介在するＭＯＳトランジス
タ２５，２６，２７，２８−−のゲートに接続されてい
る。記憶セルの配列本２０と書き込み回路２２との間で
は、第２列選択線群を構成する列選択線２９，３０が列
線対Ｙ１とＹ′１，Ｙ２とＹ′２にそれぞれ介在するＭ
ＯＳトランジスタ３１，３２，３３，３４のゲートに接
続されており、第１列選択線群と第２列選択線群とは共
に列デコーダに接続されている。この列デコーダは第１
列選択線群と第２列選択線群とに同じ列線対Ｙ１とＹ′
１，Ｙ２とＹ′２−−を選択させることもできるが、そ
れぞれの列選択線群に異なる列線対Ｙ１とＹ′１，Ｙ２
とＹ′２を選択させることもできる。各列線対の一方Ｙ
１，Ｙ２は互に接続線３５で接続されており、しかも、
接続線３５は配列本２０の両側において同一の列線
Ｙ１，Ｙ２を接続する。同様に、列線対の他方Ｙ′１，
Ｙ′２も配列本２０の両側で互に接続線36により接続さ
れている。
３７，３８は読み出しモード線と書き込みモード線であ
り、それぞれ読み出し回路２１の入力部と書き込み回路
２２の入力部とに設けられたＭＯＳトランジスタ３９，
４０，４１，４２のゲートに接続されている。第３図は
各記憶セルを構成するＭＯＳトランジスタから成るフリ
ップフロップである。
り、それぞれ読み出し回路２１の入力部と書き込み回路
２２の入力部とに設けられたＭＯＳトランジスタ３９，
４０，４１，４２のゲートに接続されている。第３図は
各記憶セルを構成するＭＯＳトランジスタから成るフリ
ップフロップである。
次に、一実施例の作用を説明する。通常の単なる読み出
しモードと単なる書き込みモードとは従来例と同様なの
で省略し、記憶セルＣ21からデータを読み出し、かつ、
記憶セルＣ22にデータを書き込む同時動作モードについ
て説明する。
しモードと単なる書き込みモードとは従来例と同様なの
で省略し、記憶セルＣ21からデータを読み出し、かつ、
記憶セルＣ22にデータを書き込む同時動作モードについ
て説明する。
まず、行デコーダにより行線Ｘ２に活性信号が印加され
ると、該行線Ｘ２に接続されている記憶セルＣ21，Ｃ22
が活性化し、続いて、列デコーダが列選択線２４と列選
択線２９とに選択信号を印加すると、ＭＯＳトランジス
タ２５，２６，３３，３４がオン状態になる。このと
き、同時動作モードなので、読み出しモード線３７と書
き込みモード線３８とに選択信号が印加され、ＭＯＳト
ランジスタ３９，４０，４１，４２が全てオン状態にな
るので、記憶セルＣ21のデータは読み出し回路２１で判
別され、外部に出力されると共に、書き込み回路２２か
ら記憶セルＣ22に新たなデータが付与される。
ると、該行線Ｘ２に接続されている記憶セルＣ21，Ｃ22
が活性化し、続いて、列デコーダが列選択線２４と列選
択線２９とに選択信号を印加すると、ＭＯＳトランジス
タ２５，２６，３３，３４がオン状態になる。このと
き、同時動作モードなので、読み出しモード線３７と書
き込みモード線３８とに選択信号が印加され、ＭＯＳト
ランジスタ３９，４０，４１，４２が全てオン状態にな
るので、記憶セルＣ21のデータは読み出し回路２１で判
別され、外部に出力されると共に、書き込み回路２２か
ら記憶セルＣ22に新たなデータが付与される。
＜効果＞ 以上説明してきたように、本発明によれば、記憶セルの
配列本の両側にそれぞれ読み出し回路と書き込み回路を
設けたので、それぞれの回路を行線の延在方向に拡張す
ることができ、半導体基板上にレイアウトし易くなると
いう効果を得られる。
配列本の両側にそれぞれ読み出し回路と書き込み回路を
設けたので、それぞれの回路を行線の延在方向に拡張す
ることができ、半導体基板上にレイアウトし易くなると
いう効果を得られる。
さらに一実施例では、２組の列選択手段を設けたので、
異なる記憶セルにデータの読み出しと書き込みとを同時
に行なえるという利点がある。
異なる記憶セルにデータの読み出しと書き込みとを同時
に行なえるという利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図、第３図は第１図の記憶セルの
回路図である。 Ｘ１，Ｘ２……行線、Ｙ１，Ｙ′１，Ｙ２，Ｙ′２……
列線対、Ｃ11，Ｃ12，Ｃ21，Ｃ22……記憶セル、20……
配列体、２１……読み出し回路、２２……書き込み回
路、２３，２４，２５，２６，２７，２８……第１列選
択手段、２９，３０，３１，３２，３３，３４……第２
列選択手段。
従来例を示すブロック図、第３図は第１図の記憶セルの
回路図である。 Ｘ１，Ｘ２……行線、Ｙ１，Ｙ′１，Ｙ２，Ｙ′２……
列線対、Ｃ11，Ｃ12，Ｃ21，Ｃ22……記憶セル、20……
配列体、２１……読み出し回路、２２……書き込み回
路、２３，２４，２５，２６，２７，２８……第１列選
択手段、２９，３０，３１，３２，３３，３４……第２
列選択手段。
Claims (1)
- 【請求項１】複数の行線と、複数の列線対と、前記複数
の行線と前記複数の列線対との各交叉部に配置されそれ
ぞれが１対の列線と１本の行線とに接続された複数の記
憶セルからなる記憶セル配列体と、書き込むべくデータ
に基づくデータ信号を選択された列線対に書き込み信号
に応答して印加する書き込み回路と、選択された列線対
に現われる記憶セルからのデータ信号を読み出し信号に
応答して判読し出力する読み出し回路とを含む半導体記
憶装置において、前記書き込み回路と読み出し回路とを
前記記憶セル配列体の両側にそれぞれ設け、さらに、前
記書き込み回路に接続され前記書き込むべくデータに基
づくデータ信号が供給されるデータ書き込み線対と、一
端が前記データ書き込み線対に接続され前記書き込み信
号により活性化される書き込みトランスファゲート対
と、夫々の一端が前記書き込みトランスファゲート対の
他端に接続されそれぞれの他端が前記複数の列線対にそ
れぞれ接続された複数の第１列選択スイッチと、前記読
み出し回路に接続され前記記憶セルからのデータ信号が
転送されるデータ読み出し線対と、一端が前記データ読
み出し線対に接続され前記読み出し信号により活性化さ
れる読み出しトランスファゲート対と、夫々の一端が前
記読み出しトランスファゲート対の他端に接続されそれ
ぞれの他端が前記複数の列線対にそれぞれ接続された複
数の第２列選択スイッチとを設け、前記書き込み信号お
よび前記読み出し信号が両方とも発生されている状態で
前記第１および第２列選択スイッチにより互いに異なる
２つの列線対を選択できるようにしたことを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288718A JPH0636314B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288718A JPH0636314B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146483A JPS62146483A (ja) | 1987-06-30 |
| JPH0636314B2 true JPH0636314B2 (ja) | 1994-05-11 |
Family
ID=17733781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288718A Expired - Lifetime JPH0636314B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636314B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
| JPH0772992B2 (ja) * | 1988-09-16 | 1995-08-02 | 日本電信電話株式会社 | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4623990A (en) * | 1984-10-31 | 1986-11-18 | Advanced Micro Devices, Inc. | Dual-port read/write RAM with single array |
-
1985
- 1985-12-20 JP JP60288718A patent/JPH0636314B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62146483A (ja) | 1987-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |