JP2908095B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2908095B2 JP2908095B2 JP4008895A JP889592A JP2908095B2 JP 2908095 B2 JP2908095 B2 JP 2908095B2 JP 4008895 A JP4008895 A JP 4008895A JP 889592 A JP889592 A JP 889592A JP 2908095 B2 JP2908095 B2 JP 2908095B2
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- Japan
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- memory cell
- peripheral circuit
- bit line
- midpoint
- edge
- Prior art date
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にダイナミック・ランダム・アクセス・メモリ（以下Ｄ
ＲＡＭという）の周辺回路の配置に関する。
にダイナミック・ランダム・アクセス・メモリ（以下Ｄ
ＲＡＭという）の周辺回路の配置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ等の半導体記憶装置
は、メモリセルを配列形成したメモリセルアレイ形成部
とそれに隣接するセンス増巾器、列デコーダ、行デコー
ダ等の周辺回路とから構成されている。これら周辺回路
のうち、メモリセルアレイに１対１に対応して配置され
互に相補的関係にある電圧の印加を各々が受ける複数の
ビット線対の各々に対して１つづ設けられたセンス増巾
器などの特定の周辺回路は、上記ビット線対ごとに設置
する必要がある。したがって、これら特定の周辺回路は
上述のメモリセルアレイ形成部の一辺に沿って配置され
る。
は、メモリセルを配列形成したメモリセルアレイ形成部
とそれに隣接するセンス増巾器、列デコーダ、行デコー
ダ等の周辺回路とから構成されている。これら周辺回路
のうち、メモリセルアレイに１対１に対応して配置され
互に相補的関係にある電圧の印加を各々が受ける複数の
ビット線対の各々に対して１つづ設けられたセンス増巾
器などの特定の周辺回路は、上記ビット線対ごとに設置
する必要がある。したがって、これら特定の周辺回路は
上述のメモリセルアレイ形成部の一辺に沿って配置され
る。
【０００３】近年、半導体加工技術の微細化が進み、上
述のメモリセル１ビットあたりのチップ上の面積は縮小
されてきており、ビット線対の間隔（くり返しピッチ
巾）も縮小されてきている。
述のメモリセル１ビットあたりのチップ上の面積は縮小
されてきており、ビット線対の間隔（くり返しピッチ
巾）も縮小されてきている。
【０００４】一方画像メモリに代表されるシステム固有
機能に適用したいわゆる専用半導体メモリが市販され広
く使用されてきている。この専用半導体メモリでは、シ
リアルデータ転送、フラッシュクリア等のシステム機能
を実現する回路を上述のビット線対ごとに周辺回路とし
て設けている。
機能に適用したいわゆる専用半導体メモリが市販され広
く使用されてきている。この専用半導体メモリでは、シ
リアルデータ転送、フラッシュクリア等のシステム機能
を実現する回路を上述のビット線対ごとに周辺回路とし
て設けている。
【０００５】
【発明が解決しようとする課題】上述の専用半導体メモ
リに用いられる周辺回路には、上述のセンス増巾器のほ
かに、ラインバッファ回路、シリアルスイッチ回路など
が加わりメモリチップ全体として構成が複雑になり大規
模になる。
リに用いられる周辺回路には、上述のセンス増巾器のほ
かに、ラインバッファ回路、シリアルスイッチ回路など
が加わりメモリチップ全体として構成が複雑になり大規
模になる。
【０００６】すなわちこれら周辺回路を上述のメモリセ
ルアレイ形成部の一辺に沿って上述のビット線対のくり
返しピッチ巾で配置することが困難となってきている。
仮に上述のくり返しピッチ巾を考慮することなく上述の
周辺回路を配置すると、周辺回路の構成素子であるトラ
ンジスタの特性のバランスがとれないだけでなく上述の
ビット線対が長くなりビット線対の抵抗および容量が増
大する。
ルアレイ形成部の一辺に沿って上述のビット線対のくり
返しピッチ巾で配置することが困難となってきている。
仮に上述のくり返しピッチ巾を考慮することなく上述の
周辺回路を配置すると、周辺回路の構成素子であるトラ
ンジスタの特性のバランスがとれないだけでなく上述の
ビット線対が長くなりビット線対の抵抗および容量が増
大する。
【０００７】その結果、信号読取りまたは書き込みの際
にビット線対の電圧変化に遅延を生じさせるため、半導
体記憶装置の読み取り・書込み速度を著しく低下させる
ばかりでなく、誤動作を発生させる。
にビット線対の電圧変化に遅延を生じさせるため、半導
体記憶装置の読み取り・書込み速度を著しく低下させる
ばかりでなく、誤動作を発生させる。
【０００８】したがって、本発明の目的は、周辺回路の
構成素子であるトランジスタおよびビット線対の特性の
バランスを確保するとともにビット線対の長さをバラン
スさせ、これによって書き込み・読取り速度の低下や誤
動作の発生を防止した半導体記憶装置を提供することに
ある。
構成素子であるトランジスタおよびビット線対の特性の
バランスを確保するとともにビット線対の長さをバラン
スさせ、これによって書き込み・読取り速度の低下や誤
動作の発生を防止した半導体記憶装置を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面に、第１の方向に延びる第１および第
２の端辺と前記第１の方向と直角方向の第２の方向に延
びる第３および第４の端辺とによって規定されるメモリ
セル形成領域に形成されたメモリセルアレイと、このメ
モリセルアレイ内にそれぞれ前記第２の方向に延在して
形成された第１および第２のビット線対と、前記第１の
端辺に沿って前記第１の端辺に対向して前記メモリセル
形成領域の外側に形成されかつ前記第１のビット線対に
接続される第１の周辺回路と、前記第２の端辺に沿って
前記第２の端辺に対向して前記メモリセル形成領域の外
側に形成されかつ前記第２のビット線対に接続される第
２の周辺回路とを有する半導体記憶装置において、前記
第１の周辺回路の配線パターンと前記第２の周辺回路の
配線パターンとは、前記第１の端辺の中点と前記第２の
中点とを結ぶ第１の中心線と前記第３の端辺の中点と前
記第４の端辺の中点とを結ぶ第２の中心線との交点に関
して点対称に配置形成されていることを特徴とする。
半導体基板の表面に、第１の方向に延びる第１および第
２の端辺と前記第１の方向と直角方向の第２の方向に延
びる第３および第４の端辺とによって規定されるメモリ
セル形成領域に形成されたメモリセルアレイと、このメ
モリセルアレイ内にそれぞれ前記第２の方向に延在して
形成された第１および第２のビット線対と、前記第１の
端辺に沿って前記第１の端辺に対向して前記メモリセル
形成領域の外側に形成されかつ前記第１のビット線対に
接続される第１の周辺回路と、前記第２の端辺に沿って
前記第２の端辺に対向して前記メモリセル形成領域の外
側に形成されかつ前記第２のビット線対に接続される第
２の周辺回路とを有する半導体記憶装置において、前記
第１の周辺回路の配線パターンと前記第２の周辺回路の
配線パターンとは、前記第１の端辺の中点と前記第２の
中点とを結ぶ第１の中心線と前記第３の端辺の中点と前
記第４の端辺の中点とを結ぶ第２の中心線との交点に関
して点対称に配置形成されていることを特徴とする。
【００１０】さらに上記第１および第２の周辺回路のう
ち互に相隣り合う複数個を線対称に配置することもでき
る。
ち互に相隣り合う複数個を線対称に配置することもでき
る。
【００１１】
【実施例】図１を参照すると、本発明の第１の実施例の
半導体記憶装置を構成する半導体チップ７は、メモリセ
ルがアレイ状に配置されたメモリセル形成部６と、ワー
ド線を入力アドレスに応じて選択する行デコーダ５と、
ビット線対を同電位にバランスさせるビット線平衡化回
路３と、ビット線電位供給回路４と、センス増巾器２を
有する周辺回路部１等を含む（この半導体記憶装置は周
辺回路部として他の回路も備えているが、説明の便宜上
それら他の回路は省略してある）。
半導体記憶装置を構成する半導体チップ７は、メモリセ
ルがアレイ状に配置されたメモリセル形成部６と、ワー
ド線を入力アドレスに応じて選択する行デコーダ５と、
ビット線対を同電位にバランスさせるビット線平衡化回
路３と、ビット線電位供給回路４と、センス増巾器２を
有する周辺回路部１等を含む（この半導体記憶装置は周
辺回路部として他の回路も備えているが、説明の便宜上
それら他の回路は省略してある）。
【００１２】センス増巾器２を含む周辺回路部１はメモ
リセル形成部６を構成するビット線対にそれぞれ接続さ
れるためメモリセル形成部６の近傍に配置される。具体
的には周辺回路部１はメモリセル形成部６の互に平行な
二辺にそれぞれ沿って、メモリセル形成部６からみて外
側に配置される。
リセル形成部６を構成するビット線対にそれぞれ接続さ
れるためメモリセル形成部６の近傍に配置される。具体
的には周辺回路部１はメモリセル形成部６の互に平行な
二辺にそれぞれ沿って、メモリセル形成部６からみて外
側に配置される。
【００１３】次に図２を併せて参照すると、この実施例
におけるメモリセル形成部６は各々が１つのＮチャネル
トランジスタと１つの容量素子から成り、アレイ状に配
置された複数のメモリセルＭＣで構成される（いわゆる
１トランジスタ１キャパシタ型セルＭＣをアレイ状に配
置して形成されている）。
におけるメモリセル形成部６は各々が１つのＮチャネル
トランジスタと１つの容量素子から成り、アレイ状に配
置された複数のメモリセルＭＣで構成される（いわゆる
１トランジスタ１キャパシタ型セルＭＣをアレイ状に配
置して形成されている）。
【００１４】メモリセルＭＣの各々には、１本のワード
線（たとえばＷＬ１−１，ＷＬ−２，…ＷＬ−ｎ）と２
本を１対とするビット線対（たとえばＢＬａ１／ＢＬｂ
１、ＢＬａ２／ＢＬｂ２、…ＢＬａｍ／ＢＬｂｍ）がそ
れぞれ接続されている。
線（たとえばＷＬ１−１，ＷＬ−２，…ＷＬ−ｎ）と２
本を１対とするビット線対（たとえばＢＬａ１／ＢＬｂ
１、ＢＬａ２／ＢＬｂ２、…ＢＬａｍ／ＢＬｂｍ）がそ
れぞれ接続されている。
【００１５】上述のビット線対の各々は周辺回路部１と
接続点２１乃至接続点２８で接続される。周辺回路部１
含まれるセンス増巾器ＳＡ（たとえばＳＡ１，ＳＡ２，
…）はトランジスタ特性，浮遊容量などの点で左右のつ
り合をとったフリップフロップ型回路で構成される。図
３をさらに併てせ参照するとＰチャネルトランジスタＭ
Ｐ４１とＮチャネルトンジスタＭＮ４１とで第１のイン
バータ回路を構成し、ＰチャネルトランジスタＭＰ４２
とＮチャネルトランジスタＭＮ４２とで第２のインバー
タ回路を構成し、これら第１および第２のインバータ回
路の出力を第２および第１のインバータ回路の入力へそ
れぞれ帰還してフリップフロップを構成する。第１およ
び第２のインバータ回路のそれぞれの入力にビット線対
ＢＬａ，ＢＬｂを接続し、センス増巾器３１を構成す
る。
接続点２１乃至接続点２８で接続される。周辺回路部１
含まれるセンス増巾器ＳＡ（たとえばＳＡ１，ＳＡ２，
…）はトランジスタ特性，浮遊容量などの点で左右のつ
り合をとったフリップフロップ型回路で構成される。図
３をさらに併てせ参照するとＰチャネルトランジスタＭ
Ｐ４１とＮチャネルトンジスタＭＮ４１とで第１のイン
バータ回路を構成し、ＰチャネルトランジスタＭＰ４２
とＮチャネルトランジスタＭＮ４２とで第２のインバー
タ回路を構成し、これら第１および第２のインバータ回
路の出力を第２および第１のインバータ回路の入力へそ
れぞれ帰還してフリップフロップを構成する。第１およ
び第２のインバータ回路のそれぞれの入力にビット線対
ＢＬａ，ＢＬｂを接続し、センス増巾器３１を構成す
る。
【００１６】このセンス増巾器３１の半導体チップ上の
配置を示す図４を参照すると、トランジスタＭＰ４１に
おいて、ポリシリコン膜で形成されたゲート電極５１は
コンタクトホール４１を通して金属配線、すなわちビッ
ト線ＢＬａに接続され、ソース・ドレイン路はコンタク
トホール４５を通してビット線ＢＬｂと信号線ＳＡＰと
に接続される。トランジスタＭＰ４２は上述のトランジ
スタＭＰ４１とつり合いを取って配置され、ポリシリコ
ン膜のゲート電極５２はコンタクトホール４２を通して
ビット線ＢＬｂに接続され、ソース・ドレイン路はコン
タクトホール４６を通してビット線ＢＬａと信号線ＳＡ
Ｐとに接続される。さらにトランジスタＭＮ４１におい
ては、ポリシリコン膜のゲート電極５４はコンタクトホ
ール４４を通して上述のビット線ＢＬａに接続され、ソ
ース・ドレイン路はコンタクトホール４７を通してビッ
ト線ＢＬｂと信号線ＳＡＮとに接続される。トランジス
タＭＮ４２も上述のトランジスタＭＮ４１とつり合いを
取って配置されポリシリコン膜で形成された電極５３は
コンタクトホール４３を通してビット線ＢＬｂに接続さ
れ、ソース・ドレイン路はコンタクトホール４８を通し
て上述のビット線ＢＬａと信号線ＳＡＮに接続される。
配置を示す図４を参照すると、トランジスタＭＰ４１に
おいて、ポリシリコン膜で形成されたゲート電極５１は
コンタクトホール４１を通して金属配線、すなわちビッ
ト線ＢＬａに接続され、ソース・ドレイン路はコンタク
トホール４５を通してビット線ＢＬｂと信号線ＳＡＰと
に接続される。トランジスタＭＰ４２は上述のトランジ
スタＭＰ４１とつり合いを取って配置され、ポリシリコ
ン膜のゲート電極５２はコンタクトホール４２を通して
ビット線ＢＬｂに接続され、ソース・ドレイン路はコン
タクトホール４６を通してビット線ＢＬａと信号線ＳＡ
Ｐとに接続される。さらにトランジスタＭＮ４１におい
ては、ポリシリコン膜のゲート電極５４はコンタクトホ
ール４４を通して上述のビット線ＢＬａに接続され、ソ
ース・ドレイン路はコンタクトホール４７を通してビッ
ト線ＢＬｂと信号線ＳＡＮとに接続される。トランジス
タＭＮ４２も上述のトランジスタＭＮ４１とつり合いを
取って配置されポリシリコン膜で形成された電極５３は
コンタクトホール４３を通してビット線ＢＬｂに接続さ
れ、ソース・ドレイン路はコンタクトホール４８を通し
て上述のビット線ＢＬａと信号線ＳＡＮに接続される。
【００１７】センス増巾器３１は半導体チップ上にビッ
ト線対ＢＬａ、ＢＬｂに対してつり合いのとれた配置に
形成される。
ト線対ＢＬａ、ＢＬｂに対してつり合いのとれた配置に
形成される。
【００１８】このセンス増巾器３１は活性化信号（図示
せず）により信号線ＳＡＰおよびＳＡＮに適正な電位を
与えられ動作をする。
せず）により信号線ＳＡＰおよびＳＡＮに適正な電位を
与えられ動作をする。
【００１９】次に図５を参照すると、この図に示した本
発明の第１の実施例の半導体記憶装置においては、図２
におけるｋ番目のビット線対ＢＬａ（ｋ）／ＢＬｂ
（ｋ）とそれに相隣る（ｋ＋１）番目のビット線対ＢＬ
ａ（ｋ＋１）／ＢＬｂ（ｋ＋１）を含むメモリセル形成
領域１７に対応する周辺回路１５および１６がメモリセ
ル形成領域１７の端辺１２および１１に沿ってメモリセ
ル形成領域１７から見て外側に形成される。さらに上述
の周辺回路１５と１６は端辺１１および１２の中点と端
辺１３および１４の中点を結ぶ中心線１８および１９の
交点Ｇに関して点対称に配置形成される。ビット線対Ｂ
Ｌａ（ｋ）／ＢＬｂ（ｋ）は周辺回路１５の上記メモリ
セル形成領域１７に対向する一辺上の接続点Ｐ１および
Ｐ２を介して周辺回路１５と接続される。同様にビット
線対ＢＬａ（ｋ＋１）／ＢＬｂ（ｋ＋１）は周辺回路１
６の上記メモリセル形成領域１７に対向する一辺上の接
続点Ｑ１およびＱ２を介して周辺回路１６と接続されて
いる。周辺回路１５の配置方向をＦで示すと周辺回路１
６の配置方向は逆Ｆの字と示される（図５参照）。
発明の第１の実施例の半導体記憶装置においては、図２
におけるｋ番目のビット線対ＢＬａ（ｋ）／ＢＬｂ
（ｋ）とそれに相隣る（ｋ＋１）番目のビット線対ＢＬ
ａ（ｋ＋１）／ＢＬｂ（ｋ＋１）を含むメモリセル形成
領域１７に対応する周辺回路１５および１６がメモリセ
ル形成領域１７の端辺１２および１１に沿ってメモリセ
ル形成領域１７から見て外側に形成される。さらに上述
の周辺回路１５と１６は端辺１１および１２の中点と端
辺１３および１４の中点を結ぶ中心線１８および１９の
交点Ｇに関して点対称に配置形成される。ビット線対Ｂ
Ｌａ（ｋ）／ＢＬｂ（ｋ）は周辺回路１５の上記メモリ
セル形成領域１７に対向する一辺上の接続点Ｐ１および
Ｐ２を介して周辺回路１５と接続される。同様にビット
線対ＢＬａ（ｋ＋１）／ＢＬｂ（ｋ＋１）は周辺回路１
６の上記メモリセル形成領域１７に対向する一辺上の接
続点Ｑ１およびＱ２を介して周辺回路１６と接続されて
いる。周辺回路１５の配置方向をＦで示すと周辺回路１
６の配置方向は逆Ｆの字と示される（図５参照）。
【００２０】図５の周辺回路１５および１６が図３のセ
ンス増巾器３１を含む場合の図４に対応する配置パター
ンの一部の平面図を示す図６を参照すると、この図にお
いて図５と同じ構成部分には同じ参照番号および符合を
付してある。周辺回路１５に含まれるセンス増巾器の金
属配線パターン６１および６２は接続点Ｐ１およびＰ２
に接続し、周辺回路１６に含まれるセンス増巾器の金属
配線パターン６３および６１は接続点Ｑ１およびＱ２に
接続し、金属配線パターン６１と６３および金属配線パ
ターン６２と６４はそれぞれ交点Ｇに関して点対称の配
置になっている。次に再度図２を参照するとこの半導体
記憶装置の読み出し動作時には、プリチャージ信号（図
示せず）が信号線ＰＤＬをハイレベルからロウレベルに
動作させトランジスタＭＮ１０およびＭＮ２０をそれぞ
れオフする。その後行デコーダ５により選択された１本
のワード線ＷＬ−ｉが活性化される。そのワード線ＷＬ
−ｉに接続されている複数のメモリセルＭＣの記憶内容
がそれぞれのビット線対に供給される。ビット線対を構
成するビット線ＢＬａ（ｋ）とＢＬｂ（ｋ）のいずれか
一方が、メモリセルＭＣの記憶内容に応じて電源ライン
ＶＨＬの電位よりも低電位となり、他方のビット線は上
述の電源ラインＶＨＬの電位となる（メモリセルＭＣに
ロウレベルが記憶されている場合）。このビット線対の
電位差をセンス増巾器ＳＡで増幅し、行デコーダ（図示
せず）により選択された１つのビット線対を通じて出力
回路（図示せず）に送り出すことにより１つの記憶内容
に対する読出し動作が終了する。
ンス増巾器３１を含む場合の図４に対応する配置パター
ンの一部の平面図を示す図６を参照すると、この図にお
いて図５と同じ構成部分には同じ参照番号および符合を
付してある。周辺回路１５に含まれるセンス増巾器の金
属配線パターン６１および６２は接続点Ｐ１およびＰ２
に接続し、周辺回路１６に含まれるセンス増巾器の金属
配線パターン６３および６１は接続点Ｑ１およびＱ２に
接続し、金属配線パターン６１と６３および金属配線パ
ターン６２と６４はそれぞれ交点Ｇに関して点対称の配
置になっている。次に再度図２を参照するとこの半導体
記憶装置の読み出し動作時には、プリチャージ信号（図
示せず）が信号線ＰＤＬをハイレベルからロウレベルに
動作させトランジスタＭＮ１０およびＭＮ２０をそれぞ
れオフする。その後行デコーダ５により選択された１本
のワード線ＷＬ−ｉが活性化される。そのワード線ＷＬ
−ｉに接続されている複数のメモリセルＭＣの記憶内容
がそれぞれのビット線対に供給される。ビット線対を構
成するビット線ＢＬａ（ｋ）とＢＬｂ（ｋ）のいずれか
一方が、メモリセルＭＣの記憶内容に応じて電源ライン
ＶＨＬの電位よりも低電位となり、他方のビット線は上
述の電源ラインＶＨＬの電位となる（メモリセルＭＣに
ロウレベルが記憶されている場合）。このビット線対の
電位差をセンス増巾器ＳＡで増幅し、行デコーダ（図示
せず）により選択された１つのビット線対を通じて出力
回路（図示せず）に送り出すことにより１つの記憶内容
に対する読出し動作が終了する。
【００２１】次に図７を参照すると、本発明の第２の実
施例の半導体装置の配置は、図２における（４ｋ−３）
番目、（４ｋ−２）番目、（４ｋ−１）番目および４ｋ
番目のビット線対（ＢＬａ（４ｋ−３）／ＢＬｂ（４ｋ
−３）、ＢＬａ（４ｋ−２）／ＢＬｂ（４ｋ−２）、Ｂ
Ｌａ（４ｋ−１）／ＢＬｂ（４ｋ−１）およびＢＬａ
（４ｋ）／ＢＬｂ（４ｋ）を含むメモリセル形成領域７
７に対応するそれぞれの周辺回路７５，７６，８５およ
び８６がメモリセル形成領域７７の端辺７２および７１
に沿ってメモリセル形成領域７７から見て外側に形成さ
れる。そして上述の周辺回路７５および７６はビット線
対の（４ｋ−３）番目と（４ｋ−２）番目を含むメモリ
セル形成領域７９の交点Ｇ１に関し点対称に配置され
る。同様に周辺回路８５および８６はビット線対の（４
ｋ−１）番目と（４ｋ）番目を含むメモリセル形成領域
８０の交点Ｇ２に関して点対称に配置される。さらにこ
れら４個のビット線対を含むメモリセル形成領域７７の
交点Ｇに関して上述の周辺回路７５および８５と周辺回
路７６および８６とは点対称に形成配置される。すなわ
ち周辺回路７５と８５および周辺回路７６と８６とは交
点Ｇを通り上記端辺７４あるいは７３と平行な中心線に
関し線対称に形成される。
施例の半導体装置の配置は、図２における（４ｋ−３）
番目、（４ｋ−２）番目、（４ｋ−１）番目および４ｋ
番目のビット線対（ＢＬａ（４ｋ−３）／ＢＬｂ（４ｋ
−３）、ＢＬａ（４ｋ−２）／ＢＬｂ（４ｋ−２）、Ｂ
Ｌａ（４ｋ−１）／ＢＬｂ（４ｋ−１）およびＢＬａ
（４ｋ）／ＢＬｂ（４ｋ）を含むメモリセル形成領域７
７に対応するそれぞれの周辺回路７５，７６，８５およ
び８６がメモリセル形成領域７７の端辺７２および７１
に沿ってメモリセル形成領域７７から見て外側に形成さ
れる。そして上述の周辺回路７５および７６はビット線
対の（４ｋ−３）番目と（４ｋ−２）番目を含むメモリ
セル形成領域７９の交点Ｇ１に関し点対称に配置され
る。同様に周辺回路８５および８６はビット線対の（４
ｋ−１）番目と（４ｋ）番目を含むメモリセル形成領域
８０の交点Ｇ２に関して点対称に配置される。さらにこ
れら４個のビット線対を含むメモリセル形成領域７７の
交点Ｇに関して上述の周辺回路７５および８５と周辺回
路７６および８６とは点対称に形成配置される。すなわ
ち周辺回路７５と８５および周辺回路７６と８６とは交
点Ｇを通り上記端辺７４あるいは７３と平行な中心線に
関し線対称に形成される。
【００２２】図７の周辺回路７５，７６，８５および８
６が図３のセンス増巾器３１を含む場合の図４に対応す
る配置パターンの一部の平面図を示す図８を参照する
と、図７と同じ構成部分には同じ参照番号および符号を
付してある。周辺回路７５および８５に含まれるセンス
増巾器の金属配線パターン１８１，１８２，１８３およ
び１８４はそれぞれ接続点Ｐ１１，Ｐ２１，Ｐ３１およ
びＰ４１に接続し、周辺回路７６および８６に含まれる
センス増巾器の金属配線パターン１８５，１８６，１８
７および１８８はそれぞれ接続点Ｑ１１，Ｑ２１，Ｑ３
１およびＱ４１に接続し、これら金属配線パターン１８
１，１８２，１８３および１８４は金属配線パターン１
８５，１８６，１８７および１８８と交点Ｇに関して点
対称に形成配置される。
６が図３のセンス増巾器３１を含む場合の図４に対応す
る配置パターンの一部の平面図を示す図８を参照する
と、図７と同じ構成部分には同じ参照番号および符号を
付してある。周辺回路７５および８５に含まれるセンス
増巾器の金属配線パターン１８１，１８２，１８３およ
び１８４はそれぞれ接続点Ｐ１１，Ｐ２１，Ｐ３１およ
びＰ４１に接続し、周辺回路７６および８６に含まれる
センス増巾器の金属配線パターン１８５，１８６，１８
７および１８８はそれぞれ接続点Ｑ１１，Ｑ２１，Ｑ３
１およびＱ４１に接続し、これら金属配線パターン１８
１，１８２，１８３および１８４は金属配線パターン１
８５，１８６，１８７および１８８と交点Ｇに関して点
対称に形成配置される。
【００２３】この第２の実施例の半導体記憶装置は連続
する４ビットのビット線対に接続する周辺回路は２ビッ
トづつを１組としてメモリ形成部の上下部分に周辺回路
部を有する形成配置に構成できる（図９参照）。
する４ビットのビット線対に接続する周辺回路は２ビッ
トづつを１組としてメモリ形成部の上下部分に周辺回路
部を有する形成配置に構成できる（図９参照）。
【００２４】第２の実施例の読み出し動作は第１の実施
例と同じであるので説明は省略する。
例と同じであるので説明は省略する。
【００２５】
【発明の効果】以上説明したとおり、この発明の半導体
記憶装置は、ビット線対ごとに設置する必要のある特定
の周辺回路の配置をメモリセル形成領域の中心線からな
る交点に関し点対称にすることによってセンス増巾器等
の構成素子のバランスをとるだけでなくビット線対のバ
ランスを確保し、これによって、データの読み取り・書
き込み速度の低下および誤動作を防止している。
記憶装置は、ビット線対ごとに設置する必要のある特定
の周辺回路の配置をメモリセル形成領域の中心線からな
る交点に関し点対称にすることによってセンス増巾器等
の構成素子のバランスをとるだけでなくビット線対のバ
ランスを確保し、これによって、データの読み取り・書
き込み速度の低下および誤動作を防止している。
【００２６】本発明による画像メモリのビット線対の応
答速度は従来技術の場合より２５ｎＳ程度速くなり高速
の画像メモリが実現できる。
答速度は従来技術の場合より２５ｎＳ程度速くなり高速
の画像メモリが実現できる。
【図１】本発明の第１の実施例の半導体記憶装置の全体
を概略的に示す平面図である。
を概略的に示す平面図である。
【図２】図１に示した半導体記憶装置の具体的回路構成
を示す回路図である。
を示す回路図である。
【図３】センス増巾器の回路構成を示す回路図である。
【図４】図３に示したセンス増巾器の一部の配置パター
ンを概略的に示す平面図である。
ンを概略的に示す平面図である。
【図５】図１に示した半導体記憶装置の周辺回路、メモ
リセル形成領域およびビット線対のチップ上配置を示す
平面図である。
リセル形成領域およびビット線対のチップ上配置を示す
平面図である。
【図６】図３に示した半導体記憶装置の周辺回路の一部
の配置パターンを示す平面図である。
の配置パターンを示す平面図である。
【図７】本発明の第２の実施例の半導体記憶装置の周辺
回路、メモリ形成領域およびビット線のチップ上配置を
示す平面図である。
回路、メモリ形成領域およびビット線のチップ上配置を
示す平面図である。
【図８】図７に示した半導体記憶装置の周辺回路の一部
の配置パターンを示す平面図である。
の配置パターンを示す平面図である。
【図９】本発明の第２の実施例の半導体記憶装置の具体
的回路構成を示す回路図である。
的回路構成を示す回路図である。
１ 周辺回路部 ２，３１，ＳＡ，ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，Ｓ
Ａｍ センス増巾器 ３ ビット線平衡化回路 ４ ビット線電位供給回路 ５ 行デコーダ ６ メモリセル形成部 ７ 半導体チップ １１，１２，１３，１４，７１，７２，７３，７４
端辺 １５，１６，７５，７６，８５，８６ 周辺回路 １７，７７，７９，８０ メモリセル形成領域 １８，１９ 中心線 ２１，２２，２３，２４，２５，２６，２７，２８，Ｐ
１，Ｐ２，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｑ１，Ｑ
２，Ｑ１１，Ｑ２１，Ｑ３１，Ｑ４１ ビット線対接
続点 ＢＬａ１／ＢＬｂ１，ＢＬａ２／ＢＬｂ２，ＢＬａ３／
ＢＬｂ３，ＢＬａ４／ＢＬｂ４，ＢＬａ／ＢＬｂ，ＢＬ
ａｍ／ＢＬｂｍ，ＢＬａ（ｋ）／ＢＬｂ（ｋ），ＢＬａ
（ｋ＋１）／ＢＬｂ（ｋ＋１），ＢＬａ（４ｋ−３）／
ＢＬｂ（４ｋ−３），ＢＬａ（４ｋ−２）／ＢＬｂ（４
ｋ−２），ＢＬａ（４ｋ−１）／ＢＬｂ（４ｋ−１），
ＢＬａ（４ｋ）／ＢＬｂ（４ｋ） ビット線対 ６１，６２，６３，６４，１８１，１８２，１８３，１
８４，１８５，１８６，１８７，１８８ 金属配線パ
ターン ＷＬ−１，ＷＬ−２，ＷＬ−ｎ ワード線 ＰＤＬ，ＳＡＮ，ＳＡＰ 信号線 ＶＨＬ 電源線 ＭＮ１０，ＭＮ２０，ＭＮ４１，ＭＮ４２，ＭＰ４１，
ＭＰ４２ トランジスタ ＭＣ メモリセル ４１，４２，４３，４４，４５，４６，４７，４８
コンタクトホール ５１，５２，５３，５４ ゲート電極 Ｇ，Ｇ１，Ｇ２ 中心線の交点
Ａｍ センス増巾器 ３ ビット線平衡化回路 ４ ビット線電位供給回路 ５ 行デコーダ ６ メモリセル形成部 ７ 半導体チップ １１，１２，１３，１４，７１，７２，７３，７４
端辺 １５，１６，７５，７６，８５，８６ 周辺回路 １７，７７，７９，８０ メモリセル形成領域 １８，１９ 中心線 ２１，２２，２３，２４，２５，２６，２７，２８，Ｐ
１，Ｐ２，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｑ１，Ｑ
２，Ｑ１１，Ｑ２１，Ｑ３１，Ｑ４１ ビット線対接
続点 ＢＬａ１／ＢＬｂ１，ＢＬａ２／ＢＬｂ２，ＢＬａ３／
ＢＬｂ３，ＢＬａ４／ＢＬｂ４，ＢＬａ／ＢＬｂ，ＢＬ
ａｍ／ＢＬｂｍ，ＢＬａ（ｋ）／ＢＬｂ（ｋ），ＢＬａ
（ｋ＋１）／ＢＬｂ（ｋ＋１），ＢＬａ（４ｋ−３）／
ＢＬｂ（４ｋ−３），ＢＬａ（４ｋ−２）／ＢＬｂ（４
ｋ−２），ＢＬａ（４ｋ−１）／ＢＬｂ（４ｋ−１），
ＢＬａ（４ｋ）／ＢＬｂ（４ｋ） ビット線対 ６１，６２，６３，６４，１８１，１８２，１８３，１
８４，１８５，１８６，１８７，１８８ 金属配線パ
ターン ＷＬ−１，ＷＬ−２，ＷＬ−ｎ ワード線 ＰＤＬ，ＳＡＮ，ＳＡＰ 信号線 ＶＨＬ 電源線 ＭＮ１０，ＭＮ２０，ＭＮ４１，ＭＮ４２，ＭＰ４１，
ＭＰ４２ トランジスタ ＭＣ メモリセル ４１，４２，４３，４４，４５，４６，４７，４８
コンタクトホール ５１，５２，５３，５４ ゲート電極 Ｇ，Ｇ１，Ｇ２ 中心線の交点
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 G11C 11/401 G11C 11/407 H01L 21/8242
Claims (4)
- 【請求項１】 半導体基板の表面に、第１の方向に延び
る第１および第２の端辺と前記第１の方向と直角方向の
第２の方向に延びる第３および第４の端辺とによって規
定されるメモリセル形成領域に形成されたメモリセルア
レイと、このメモリセルアレイ内にそれぞれ前記第２の
方向に延在して形成された第１および第２のビット線対
と、前記第１の端辺に沿って前記第１の端辺に対向して
前記メモリセル形成領域の外側に形成されかつ前記第１
のビット線対に接続される第１の周辺回路と、前記第２
の端辺に沿って前記第２の端辺に対向して前記メモリセ
ル形成領域の外側に形成されかつ前記第２のビット線対
に接続される第２の周辺回路とを有する半導体記憶装置
において、 前記第１の周辺回路の配線パターンと前記第２の周辺回
路の配線パターンとは、前記第１の端辺の中点と前記第
２の中点とを結ぶ第１の中心線と前記第３の端辺の中点
と前記第４の端辺の中点とを結ぶ第２の中心線との交点
に関して点対称に配置形成されていることを特徴とする
半導体記憶装置。 - 【請求項２】 前記第１の周辺回路と前記第２の周辺回
路とは、前記第１の端辺の中点と前記第２の中点とを結
ぶ第１の中心線と前記第３の端辺の中点と前記第４の端
辺の中点とを結ぶ第２の中心線との交点に関して点対称
に配置形成されていることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 半導体基板の表面に、第１の方向に延び
る第１および第２の端辺と前記第１の方向と直角方向の
第２の方向に延びる第３および第４の端辺とによって各
々が囲まれた複数の四角平面形状のメモリセル形成領域
と、前記複数のメモリセル形成領域が前記第１の方向に
配列されたメモリセル形成部と、前記各メモリセル形成
領域の各々に配列形成された複数のメモリセルと、前記
メモリセル形成領域内でそれぞれ該当する前記複数のメ
モリセルを接続し同領域内をそれぞれ前記第２の方向に
延在して形成された第１および第２のビット線対と、前
記第１の端辺に沿って前記第１の端辺に対向して前記メ
モリセル形成領域の外側に形成されかつ第１と第２の接
続点を有する第１の周辺回路と、前記第２の端辺に沿っ
て前記第２の端辺に対向して前記メモリセル形成領域の
外側に形成されかつ第１と第２の接続点を有する第２の
周辺回路とを有し、前記第１の周辺回路と前 記第２の周
辺回路とは、前記第１の端辺の中点と前記第２の中点と
を結ぶ第１の中心線と前記第３の端辺の中点と前記第４
の端辺の中点とを結ぶ第２の中心線との交点に関して点
対称に配置形成され、前記第１の周辺回路の前記第１と
第２の接続点に前記第１のビット線対が接続され、前記
第２の周辺回路の前記第１と第２の接続点に前記第２の
ビット線対が接続され、前記第１および第２の周辺回路
のうち互に相隣る複数個を前記第１の方向に配列し、前
記互に相隣り合う複数個の第１および第２の周辺回路が
前記交点を通り前記第２の方向に延びる線分について線
対称に配置形成されていることを特徴とする半導体記憶
装置。 - 【請求項４】 前記第１および第２の周辺回路がセンス
増巾器を含むことを特徴とする請求項１，２または３記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008895A JP2908095B2 (ja) | 1991-01-25 | 1992-01-22 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-25506 | 1991-01-25 | ||
| JP2550691 | 1991-01-25 | ||
| JP4008895A JP2908095B2 (ja) | 1991-01-25 | 1992-01-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547177A JPH0547177A (ja) | 1993-02-26 |
| JP2908095B2 true JP2908095B2 (ja) | 1999-06-21 |
Family
ID=26343511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008895A Expired - Lifetime JP2908095B2 (ja) | 1991-01-25 | 1992-01-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908095B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339428B1 (ko) * | 1999-09-07 | 2002-05-31 | 박종섭 | 불휘발성 강유전체 메모리의 셀 블록 구조 |
| JP2012256821A (ja) * | 2010-09-13 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
-
1992
- 1992-01-22 JP JP4008895A patent/JP2908095B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547177A (ja) | 1993-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |