JPH0715791B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0715791B2 JPH0715791B2 JP61308576A JP30857686A JPH0715791B2 JP H0715791 B2 JPH0715791 B2 JP H0715791B2 JP 61308576 A JP61308576 A JP 61308576A JP 30857686 A JP30857686 A JP 30857686A JP H0715791 B2 JPH0715791 B2 JP H0715791B2
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- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- memory device
- semiconductor memory
- potential
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に集積化されたダイ
ナミックランダムアクセスメモリ（DRAM）のビット線の
配置に特徴のある半導体記憶装置に関する。
ナミックランダムアクセスメモリ（DRAM）のビット線の
配置に特徴のある半導体記憶装置に関する。
従来広く用いられているDRAM装置としては第２図および
第３図に示されるように、平衡したフリップフロップか
ら成るセンス増幅器１に２本のビット線４よりなるビッ
ト線対が接続され、このビット線４とこれに直交するワ
ード線14との交点にメモリセル15が接続されたものであ
る。第２図に示すようにビット線４がセンス増幅器１の
両側に導出され、ワード線14がビット線対４の片方のビ
ット線と直交している方式をオープンビット線方式、第
３図に示すようにビット線対４がセンス増幅器１の片側
に導出され、ワード線14がビット線対４の両方のビット
線と直交している方式をフォールデッドビット線方式と
称している。フォールデッドビット線方式は雑音源とな
る信号配線がセンス増幅器をはさんだビット線対にまた
がっているのでノイズの影響を受けにくいという特徴が
あり、現在の256k、1MbitのDRAMはこの方式を採用した
ものが多い。一方、オープンビット線方式は、ワード線
とビット線のすべての交点にメモリセル15を作る事がで
きるため、より高密度化に適しているという特徴があ
り、16Mbit、64Mbitと高密度化が進むに従い再び見直さ
れ、使用されようとしている。
第３図に示されるように、平衡したフリップフロップか
ら成るセンス増幅器１に２本のビット線４よりなるビッ
ト線対が接続され、このビット線４とこれに直交するワ
ード線14との交点にメモリセル15が接続されたものであ
る。第２図に示すようにビット線４がセンス増幅器１の
両側に導出され、ワード線14がビット線対４の片方のビ
ット線と直交している方式をオープンビット線方式、第
３図に示すようにビット線対４がセンス増幅器１の片側
に導出され、ワード線14がビット線対４の両方のビット
線と直交している方式をフォールデッドビット線方式と
称している。フォールデッドビット線方式は雑音源とな
る信号配線がセンス増幅器をはさんだビット線対にまた
がっているのでノイズの影響を受けにくいという特徴が
あり、現在の256k、1MbitのDRAMはこの方式を採用した
ものが多い。一方、オープンビット線方式は、ワード線
とビット線のすべての交点にメモリセル15を作る事がで
きるため、より高密度化に適しているという特徴があ
り、16Mbit、64Mbitと高密度化が進むに従い再び見直さ
れ、使用されようとしている。
第４図は特開昭59−129460号公報に開示されたものでフ
ォールデッドビット線方式において２つのセンス増幅器
１をビット線４の反対側に配置し、１つのセンス増幅器
に接続されたビット線の片側を他のセンス増幅器に接続
されたビット線対の間に置くことにより２つのセンス増
幅器をビット線約３本分の範囲に配置したものを示して
いる。
ォールデッドビット線方式において２つのセンス増幅器
１をビット線４の反対側に配置し、１つのセンス増幅器
に接続されたビット線の片側を他のセンス増幅器に接続
されたビット線対の間に置くことにより２つのセンス増
幅器をビット線約３本分の範囲に配置したものを示して
いる。
また第５図はDRAMの初期に提案された２段構成のインバ
ータ21によるセンス増幅器１を示しており、センス増幅
器の片側のみにビット線１本が接続された模様を示して
いる。なおこのようなビット線１本のみを接続する方式
は高密度化には有利であるが、インバータを使用してい
るため製造ばらつきや感度誤差に基づく動作の不安定を
招きやすいため、現在は平衡型フリップフロップを用い
たセンサ増幅器を使用するのが普通となっている。
ータ21によるセンス増幅器１を示しており、センス増幅
器の片側のみにビット線１本が接続された模様を示して
いる。なおこのようなビット線１本のみを接続する方式
は高密度化には有利であるが、インバータを使用してい
るため製造ばらつきや感度誤差に基づく動作の不安定を
招きやすいため、現在は平衡型フリップフロップを用い
たセンサ増幅器を使用するのが普通となっている。
しかしながら、16Mbit、64Mbitのような高密度の記憶装
置の微細レイアウトでは上述したオープンビット線方式
はセンス増幅器をビット線１本分のレイアウトピッチに
収めることが困難であり、結局、センス増幅器のレイア
ウトピッチがネックとなって高密度化を妨げるという問
題がある。
置の微細レイアウトでは上述したオープンビット線方式
はセンス増幅器をビット線１本分のレイアウトピッチに
収めることが困難であり、結局、センス増幅器のレイア
ウトピッチがネックとなって高密度化を妨げるという問
題がある。
この発明は上述したようにオープンビット線方式の平衡
型センス増幅器を狭いビット線ピッチに収めることがで
きないという欠点を除去し、高密度化された半導体記憶
装置を提供する事を目的とする。
型センス増幅器を狭いビット線ピッチに収めることがで
きないという欠点を除去し、高密度化された半導体記憶
装置を提供する事を目的とする。
本発明にかかる半導体記憶装置によれば電源電位と接地
電位の中間電位をプリチャージレベルとするセンス増幅
器を隣接するビット線について互いに両ビット線の反対
方向両端部に配置し、ビット線はセンス増幅器と切離し
手段を介して接続されたことを特徴としている。
電位の中間電位をプリチャージレベルとするセンス増幅
器を隣接するビット線について互いに両ビット線の反対
方向両端部に配置し、ビット線はセンス増幅器と切離し
手段を介して接続されたことを特徴としている。
本発明の半導体記憶装置ではセンス増幅器のプリチャー
ジ電位を中間電位とし、切離し手段によりビット線とセ
ンス増幅器間を切離し可能にしているため平衡型センス
増幅器の片側のみにビット線を接続でき、さらに隣接し
たビット線について反対側にセンス増幅器を配置してい
るため、センス増幅器がビット線１本分のスペースに収
納することができ、高密度化が可能となる。
ジ電位を中間電位とし、切離し手段によりビット線とセ
ンス増幅器間を切離し可能にしているため平衡型センス
増幅器の片側のみにビット線を接続でき、さらに隣接し
たビット線について反対側にセンス増幅器を配置してい
るため、センス増幅器がビット線１本分のスペースに収
納することができ、高密度化が可能となる。
以下図面を参照しながら本発明にかかる半導体記憶装置
の実施例のいくつかを詳細に説明する。
の実施例のいくつかを詳細に説明する。
第１図は本発明の一実施例を示す回路構成図であって、
２つの平衡入出力を有するセンス増幅器11の一方側平衡
入出力端子21には例えばＮチャネルMOS FETスイッチ31
を介してメモリセルマトリクスの行選択を行うビット線
41が接続されている。また他方側平衡入出力端子51には
例えばＮチャネルMOS FETスイッチ61を介してデータバ
ス線71が接続されている。このデータバス線は周知のよ
うにデータの書込み、読出しに使用されるものである。
２つの平衡入出力を有するセンス増幅器11の一方側平衡
入出力端子21には例えばＮチャネルMOS FETスイッチ31
を介してメモリセルマトリクスの行選択を行うビット線
41が接続されている。また他方側平衡入出力端子51には
例えばＮチャネルMOS FETスイッチ61を介してデータバ
ス線71が接続されている。このデータバス線は周知のよ
うにデータの書込み、読出しに使用されるものである。
隣接行選択のためのビット線42に関しても同様にセンス
増幅器12とビット線42がMOS FETスイッチ32で、センス
増幅器12とデータバス線72がMOS FETスイッチ62でそれ
ぞれ接続された構成となっている。これら２つのセンス
増幅器11および12の異なる点はそれぞれビット線41,42
に関し最もデータバスに近い部分、すなわちビット線に
関してそれぞれ反対方向の両端部に位置していることで
ある。
増幅器12とビット線42がMOS FETスイッチ32で、センス
増幅器12とデータバス線72がMOS FETスイッチ62でそれ
ぞれ接続された構成となっている。これら２つのセンス
増幅器11および12の異なる点はそれぞれビット線41,42
に関し最もデータバスに近い部分、すなわちビット線に
関してそれぞれ反対方向の両端部に位置していることで
ある。
ビット線41,42,…に直交するように列選択用のワード線
WL14が設けられており、これらの各交点にはメモリセル
15が接続される。
WL14が設けられており、これらの各交点にはメモリセル
15が接続される。
メモリセル15は第７図に示されるようにビット線４とア
ーク間にコンデンサおよびMOSトランジスタのソース・
ドレインを直列接続しワード線14にMOSトランジスタの
ゲートを接続した周知の構成を有している。
ーク間にコンデンサおよびMOSトランジスタのソース・
ドレインを直列接続しワード線14にMOSトランジスタの
ゲートを接続した周知の構成を有している。
またワード線WL14に平行に配置されたダミーワード線DW
L16が各ビット線４に接続されている。
L16が各ビット線４に接続されている。
第６図は平衡型センス増幅器１の一例を示す回路図であ
って、直列接続されたＮチャネルMOSトランジスタ８お
よびＰチャネルMOSトランジスタ９よりなる２組のCMOS
インバータがクロス接続された構成となっており、２つ
のＮチャネルMOSトランジスタの共通接続点である活性
化ノード10と接地間はＮチャネルMOSトランジスタ12に
よるMOSスイッチで、２つのＰチャネルMOSトランジスタ
の共通接続点である活性化ノード11と電源Vcc間はＰチ
ャネルMOSトランジスタ13によるMOSスイッチでそれぞれ
接続されている。これらのMOSスイッチをなすMOSトラン
ジスタ12,13は通常複数のセンス増幅器を活性化するの
に使用され、MOSトランジスタ12のゲート12Gが高レベル
あるいはMOSトランジスタ13のゲート13Gが低レベルとな
ったときこれらがオンとなってセンス増幅器は活性化す
なわち増幅状態となる。なお、クロス接続された２つの
ＰチャネルMOSトランジスタから成る回路はアクティブ
リストア回路と称されることがある。
って、直列接続されたＮチャネルMOSトランジスタ８お
よびＰチャネルMOSトランジスタ９よりなる２組のCMOS
インバータがクロス接続された構成となっており、２つ
のＮチャネルMOSトランジスタの共通接続点である活性
化ノード10と接地間はＮチャネルMOSトランジスタ12に
よるMOSスイッチで、２つのＰチャネルMOSトランジスタ
の共通接続点である活性化ノード11と電源Vcc間はＰチ
ャネルMOSトランジスタ13によるMOSスイッチでそれぞれ
接続されている。これらのMOSスイッチをなすMOSトラン
ジスタ12,13は通常複数のセンス増幅器を活性化するの
に使用され、MOSトランジスタ12のゲート12Gが高レベル
あるいはMOSトランジスタ13のゲート13Gが低レベルとな
ったときこれらがオンとなってセンス増幅器は活性化す
なわち増幅状態となる。なお、クロス接続された２つの
ＰチャネルMOSトランジスタから成る回路はアクティブ
リストア回路と称されることがある。
第１図においては２本のビット線分のみが示されている
が、上下方向に同様の構成がくり返され、その場合、セ
ンス増幅器１はビット線の両端部で同じ横方向位置に配
置される。この結果センス増幅器を狭いピッチ内に収納
できることになる。
が、上下方向に同様の構成がくり返され、その場合、セ
ンス増幅器１はビット線の両端部で同じ横方向位置に配
置される。この結果センス増幅器を狭いピッチ内に収納
できることになる。
次に第１図に示した半導体記憶装置の動作を第８図およ
び第９図のタイミングチャートを参照して説明する。
び第９図のタイミングチャートを参照して説明する。
第８図は読出し動作を示すものである。
まずMOSスイッチ３および６のゲート電極3Gおよび6Gを
それぞれ低レベルとし、またMOSトランジスタ12のゲー
ト電極12Gを低レベルと、MOSトランジスタ13のゲート電
極13Gを高レベルとすることにより、これらのMOSトラン
ジスタをいずれもしゃ断しておく。またセンス増幅器１
の入出力端子２および５並びにビット線４には予め低電
位（接地電位）と高電位（Vcc電位）の中間電位である
例えば1/2Vcc電位をプリチャージャ（図示せず）により
プリチャージしておくものとする。
それぞれ低レベルとし、またMOSトランジスタ12のゲー
ト電極12Gを低レベルと、MOSトランジスタ13のゲート電
極13Gを高レベルとすることにより、これらのMOSトラン
ジスタをいずれもしゃ断しておく。またセンス増幅器１
の入出力端子２および５並びにビット線４には予め低電
位（接地電位）と高電位（Vcc電位）の中間電位である
例えば1/2Vcc電位をプリチャージャ（図示せず）により
プリチャージしておくものとする。
いま、時刻t0でワード線14の電位を立上げるとビット線
４にはメモリセル15の記憶内容が“1"である場合には微
小電圧の上昇が現われる。次に時刻t1でMOSスイッチ３
を例えば１〜5nsec程度の短時間オンさせると、ビット
線４の微小電圧上昇はセンス増幅器１の入出力端子２に
達し、すでに与えられていた1/2Vccのプリチャージ電圧
よりわずかに電圧が上昇する現象が見られる。このとき
入力端子５においてはその電圧は1/2Vccの電圧のまま維
持され、センス増幅器はわずかな不平衡状態となる。
４にはメモリセル15の記憶内容が“1"である場合には微
小電圧の上昇が現われる。次に時刻t1でMOSスイッチ３
を例えば１〜5nsec程度の短時間オンさせると、ビット
線４の微小電圧上昇はセンス増幅器１の入出力端子２に
達し、すでに与えられていた1/2Vccのプリチャージ電圧
よりわずかに電圧が上昇する現象が見られる。このとき
入力端子５においてはその電圧は1/2Vccの電圧のまま維
持され、センス増幅器はわずかな不平衡状態となる。
次にMOSスイッチ３を再度しゃ断状態とし、MOSトランジ
スタ12および13のゲートに活性化のための所定電圧を印
加するとセンス増幅器１は増幅状態となる。このとき、
MOSスイッチ３および６は共にしゃ断されているため、
ノード10あるいは11からのノイズ等による誤動作を招き
にくい。
スタ12および13のゲートに活性化のための所定電圧を印
加するとセンス増幅器１は増幅状態となる。このとき、
MOSスイッチ３および６は共にしゃ断されているため、
ノード10あるいは11からのノイズ等による誤動作を招き
にくい。
不平衡状態から増幅状態に移行したセンサ増幅器の作用
で入出力端子２では高電位、入出力端子５では低電位と
なる。
で入出力端子２では高電位、入出力端子５では低電位と
なる。
次に時刻t3でMOSスイッチ３をオン状態とし、増幅され
て高レベルとなったメモリセル出力をビット線４に送出
して読み出しの完了したメモリセル15にこれを再書込み
（アクティブリストア）する。
て高レベルとなったメモリセル出力をビット線４に送出
して読み出しの完了したメモリセル15にこれを再書込み
（アクティブリストア）する。
最後に時刻t4でMOSスイッチ６をオン状態とすることに
よって、すでにセンス増幅器１により充分に増幅された
低レベル信号がデータバスクに伝達されることになり、
このようにして読出されたデータバスの情報は通常行わ
れている出力回路等を経由して出力端子（図示せず）か
ら取出されて読出しサイクルが完了する。
よって、すでにセンス増幅器１により充分に増幅された
低レベル信号がデータバスクに伝達されることになり、
このようにして読出されたデータバスの情報は通常行わ
れている出力回路等を経由して出力端子（図示せず）か
ら取出されて読出しサイクルが完了する。
第９図は書込み動作を示すタイミングチャートである。
まずMOSスイッチ3,6、MOSトランジスタ12,13のそれぞれ
のゲートに前述したように所定の電位を与えてこれらを
いずれもしゃ断しておく。
のゲートに前述したように所定の電位を与えてこれらを
いずれもしゃ断しておく。
時刻t0においてデータバス７に書き込み情報が現われた
後、時刻t1においてMOSスイッチ６のゲート6Gに高レベ
ルを印加すると、書き込み情報はセンス増幅器１に伝達
される。
後、時刻t1においてMOSスイッチ６のゲート6Gに高レベ
ルを印加すると、書き込み情報はセンス増幅器１に伝達
される。
次に時刻t2においてMOSトランジスタ12のゲート12Gに高
レベル、MOSトランジスタ13のゲート13Gに低レベル信号
を印加してこれらをオンさせるとセンス増幅器１内で増
幅が行われ、その入出力端子２に固定された書込み情報
が現われる。
レベル、MOSトランジスタ13のゲート13Gに低レベル信号
を印加してこれらをオンさせるとセンス増幅器１内で増
幅が行われ、その入出力端子２に固定された書込み情報
が現われる。
次に時刻t3でMOSスイッチ３をオンさせると、書込み情
報はビット線４に伝達されるので、さらに時刻t4でワー
ド線14を高電位にすると、メモリセル15に情報書込みが
行われることになる。
報はビット線４に伝達されるので、さらに時刻t4でワー
ド線14を高電位にすると、メモリセル15に情報書込みが
行われることになる。
以上の実施例ではMOSトランジスタ12および13は同時に
オンとしているが、必ずしもその必要はなく、順次動作
させるようにしてもよい。
オンとしているが、必ずしもその必要はなく、順次動作
させるようにしてもよい。
また第１図においてはダミーワード線16を用いている。
このダミーワード線はワード線を高レベルに上げた時に
ビット線４にノイズが乗ることを防止するため、同時に
逆方向の立下り波形を印加するように使用される。これ
はワード線14とビット線４のカップリング容量によりノ
イズがビット線４に乗ることが多いためである。特に本
発明の装置ではビット線上の微小電位をセンス増幅器１
に直接入力するようにしているためノイズの低減が必要
であり、ダミーワード線の使用は有効である。
このダミーワード線はワード線を高レベルに上げた時に
ビット線４にノイズが乗ることを防止するため、同時に
逆方向の立下り波形を印加するように使用される。これ
はワード線14とビット線４のカップリング容量によりノ
イズがビット線４に乗ることが多いためである。特に本
発明の装置ではビット線上の微小電位をセンス増幅器１
に直接入力するようにしているためノイズの低減が必要
であり、ダミーワード線の使用は有効である。
なお、ダミーワード線にはダミーセルを接続するように
してもよく、ダミーセルはメモリセル15と同等またはそ
れ以下の容量を有するようにするのが好ましい。
してもよく、ダミーセルはメモリセル15と同等またはそ
れ以下の容量を有するようにするのが好ましい。
第10図は本発明の他の実施例を示す構成図である。第１
図の場合と異なる点はビット線の両端部に設けられたセ
ンス増幅器を列状に配置せず千鳥状に配置した点であ
る。
図の場合と異なる点はビット線の両端部に設けられたセ
ンス増幅器を列状に配置せず千鳥状に配置した点であ
る。
このようにすることにより、ビット線ピッチを変えるこ
となくセンス増幅器の面積を第１図の場合に比べ大きく
とることができ、寸法上の制約を受けずに記憶装置を形
成することができる。
となくセンス増幅器の面積を第１図の場合に比べ大きく
とることができ、寸法上の制約を受けずに記憶装置を形
成することができる。
本発明は以上の実施例で用いたトランジスタの導電型に
限定されることなく逆のものも使用することができ、ま
たCMOSを用いることもできる。さらにアクティブレベル
を逆にすることもできる。
限定されることなく逆のものも使用することができ、ま
たCMOSを用いることもできる。さらにアクティブレベル
を逆にすることもできる。
以上実施例にもとづいて説明したように本発明によれ
ば、平衡型センス増幅器をビット線に切離し可能として
片側のみに接続し、かつ隣接ビット線についてそれぞれ
のセンス増幅器を反対方向両端部に配置しているため、
センス増幅器を狭いスペースに収めることができ、高密
度化が可能となる。
ば、平衡型センス増幅器をビット線に切離し可能として
片側のみに接続し、かつ隣接ビット線についてそれぞれ
のセンス増幅器を反対方向両端部に配置しているため、
センス増幅器を狭いスペースに収めることができ、高密
度化が可能となる。
第１図は本発明にかかる半導体記憶装置の一実施例を示
す構成配置図、第２図は従来オープンビット線方式の説
明図、第３図および第４図は従来のフォールデットビッ
ト線方式の説明図、第５図は従来のセンス増幅器の回路
図、第６図は本発明で使用する平衡型センス増幅器を示
す回路図、第７図はメモリ接続の様子を示す回路図、第
８図および第９図は本発明の装置の動作を示すタイミン
グチャート、第10図は本発明の他の実施例を示す構成配
置図である。 １……センス増幅器、3,6……MOSスイッチ、４……ビッ
ト線、７……データバス、8,9,12,13……MOSトランジス
タ、14……ワード線、15……メモリセル、16……ダミー
ワード線。
す構成配置図、第２図は従来オープンビット線方式の説
明図、第３図および第４図は従来のフォールデットビッ
ト線方式の説明図、第５図は従来のセンス増幅器の回路
図、第６図は本発明で使用する平衡型センス増幅器を示
す回路図、第７図はメモリ接続の様子を示す回路図、第
８図および第９図は本発明の装置の動作を示すタイミン
グチャート、第10図は本発明の他の実施例を示す構成配
置図である。 １……センス増幅器、3,6……MOSスイッチ、４……ビッ
ト線、７……データバス、8,9,12,13……MOSトランジス
タ、14……ワード線、15……メモリセル、16……ダミー
ワード線。
Claims (3)
- 【請求項１】マトリクス状に配置されたメモリセルと、 このメモリセルの列選択を行うワード線と、 電極電位と接地電位の中間電位をプリチャージレベルと
し平衡型フリップフロップで構成されたセンス増幅器
と、 このセンス増幅器の片側の入出力端子に切離し手段を介
して前記メモリセルに接続され行選択を行うビット線と
を備え、隣接するビット線に対するセンス増幅器を両ビ
ット線の反対方向両端部に配置してなる半導体記憶装
置。 - 【請求項２】切離し手段がMOS FETスイッチである特許
請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】ワード線が少なくともビット線に容量カッ
プリングされたダミーワード線を有するものである特許
請求の範囲第１項または第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308576A JPH0715791B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308576A JPH0715791B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164093A JPS63164093A (ja) | 1988-07-07 |
| JPH0715791B2 true JPH0715791B2 (ja) | 1995-02-22 |
Family
ID=17982690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61308576A Expired - Lifetime JPH0715791B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715791B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040131A (ja) * | 2008-08-07 | 2010-02-18 | Elpida Memory Inc | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015084270A (ja) * | 2014-12-09 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
-
1986
- 1986-12-26 JP JP61308576A patent/JPH0715791B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040131A (ja) * | 2008-08-07 | 2010-02-18 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164093A (ja) | 1988-07-07 |
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| EXPY | Cancellation because of completion of term |