JPS5877091A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS5877091A JPS5877091A JP57135802A JP13580282A JPS5877091A JP S5877091 A JPS5877091 A JP S5877091A JP 57135802 A JP57135802 A JP 57135802A JP 13580282 A JP13580282 A JP 13580282A JP S5877091 A JPS5877091 A JP S5877091A
- Authority
- JP
- Japan
- Prior art keywords
- storage
- bit line
- cells
- bit
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔先行技術〕
高集積「ヒされた容量性ストーレッジ及び電界効果トラ
ンジスタ（ＦＥＴ）は、原理的に公知である。従って、
例えば、Ｇｅｒｍａｎ Ｏｆｆｅｎｌｅｇｕｎｇａｓｃ
ｈｒｉｆｔｌ ７７４ ４８２は、各セルが１つのＦ
ＥＴと１つのキャパシタとから成る、容量性のワード志
向されたストーレッジを述べている。トランジスビット
線に接続され、ゲート電極がワード線に接“続され、そ
して基板ノードが動作電圧源に接続されている。ＦＥＴ
から成るこのような単一トランジスタのストーレッジ・
セルは、その集積密度が高く、シかもその製造プロセス
が比較的部隊であるという利点を有している。
ンジスタ（ＦＥＴ）は、原理的に公知である。従って、
例えば、Ｇｅｒｍａｎ Ｏｆｆｅｎｌｅｇｕｎｇａｓｃ
ｈｒｉｆｔｌ ７７４ ４８２は、各セルが１つのＦ
ＥＴと１つのキャパシタとから成る、容量性のワード志
向されたストーレッジを述べている。トランジスビット
線に接続され、ゲート電極がワード線に接“続され、そ
して基板ノードが動作電圧源に接続されている。ＦＥＴ
から成るこのような単一トランジスタのストーレッジ・
セルは、その集積密度が高く、シかもその製造プロセス
が比較的部隊であるという利点を有している。
しかしながら、このよりなａｔ−ＦＥＴストーレッジ・
セルの主な不利な点は、情報が比較的ゆっくりと読出さ
れたり１込まれたりすることである。
セルの主な不利な点は、情報が比較的ゆっくりと読出さ
れたり１込まれたりすることである。
これとは別に、読出し信号は比較的小さく、またビット
及びワード線の容蓋注負荷は比較的大きい。
及びワード線の容蓋注負荷は比較的大きい。
このようなストーレッジの実装密度が増加すると、スト
ーレッジ・セルの内容を読出す即ち感知する間に、信号
がもはや認識できる小ささではなくなる限シ、深刻な問
題に直面する。これは、一方では、極端に複雑な感知回
路を必要とし、他方では、数多くの連続する制ｉａｉ＋
信号の時間及びレベルの非常に厳密な遵守を必要とする
。読出し動作の信号列は、筈、込み動作のものとは異な
シ、それでこの周辺回路を必要とする。同時に、感知さ
れる信号の大きさが減少すると、動作速度も減衰する。
ーレッジ・セルの内容を読出す即ち感知する間に、信号
がもはや認識できる小ささではなくなる限シ、深刻な問
題に直面する。これは、一方では、極端に複雑な感知回
路を必要とし、他方では、数多くの連続する制ｉａｉ＋
信号の時間及びレベルの非常に厳密な遵守を必要とする
。読出し動作の信号列は、筈、込み動作のものとは異な
シ、それでこの周辺回路を必要とする。同時に、感知さ
れる信号の大きさが減少すると、動作速度も減衰する。
よシ速い読出／１込サイクツＣを達成するために、２つ
（７）ＦＥＴのセルを有する集積「ヒされたダイナミッ
ク半導体ストーレッジが開発されてきた。各々１つのＦ
ＥＴによりアクセス可能な、２つのストーレッジ・キャ
パシタを有するこのようなストーレッジは、Ｉ Ｂ Ｍ
Ｔｅｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌ
ｌｅｔｉｎ、 Ｖｏｌ、１８、＆３、Ａｕｇｕｓｔ
１９７５、ｐｐ、７８６−７８７、並びに西ドイツ国特
許第２４３１０７９号に示されている。これらによるト
、各ストーレッジ・セルは、１つのストーレッジ・キャ
パシタ及び１つの読出／ｉＦ込Ｆ’ＥＴを各々有する２
つの直列回路から成っている。これらの直列回路は、１
組のビット線及び共通のＡＣ接地されたノードの間に配
置される。共通のワード線は、２つのトランジスタの劃
−電極をリンクする。アドノスされたストーレッジ・セ
ルの情報が読出始れるとき、両方のピッ１［の差信号が
増幅のためにラッチに供給される。この回路配列は、比
較的簡単な制御信号列で、続出／ｌ込の高速比を保証す
る。しかしながら、各ビット線に対するストーレッジ・
セルの数が制限されるか、さもなければ、容量性負荷が
あまりにも大きくなるという、本質的に不利な点を有し
ている。それで、ストーレッジ・セルの大きさ、ライン
の幅又は周辺回路が相当増か口されることになるか、又
は過度の手段なしではもはや確実には感知されない程、
読出し信号は小さくなる。
（７）ＦＥＴのセルを有する集積「ヒされたダイナミッ
ク半導体ストーレッジが開発されてきた。各々１つのＦ
ＥＴによりアクセス可能な、２つのストーレッジ・キャ
パシタを有するこのようなストーレッジは、Ｉ Ｂ Ｍ
Ｔｅｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌ
ｌｅｔｉｎ、 Ｖｏｌ、１８、＆３、Ａｕｇｕｓｔ
１９７５、ｐｐ、７８６−７８７、並びに西ドイツ国特
許第２４３１０７９号に示されている。これらによるト
、各ストーレッジ・セルは、１つのストーレッジ・キャ
パシタ及び１つの読出／ｉＦ込Ｆ’ＥＴを各々有する２
つの直列回路から成っている。これらの直列回路は、１
組のビット線及び共通のＡＣ接地されたノードの間に配
置される。共通のワード線は、２つのトランジスタの劃
−電極をリンクする。アドノスされたストーレッジ・セ
ルの情報が読出始れるとき、両方のピッ１［の差信号が
増幅のためにラッチに供給される。この回路配列は、比
較的簡単な制御信号列で、続出／ｌ込の高速比を保証す
る。しかしながら、各ビット線に対するストーレッジ・
セルの数が制限されるか、さもなければ、容量性負荷が
あまりにも大きくなるという、本質的に不利な点を有し
ている。それで、ストーレッジ・セルの大きさ、ライン
の幅又は周辺回路が相当増か口されることになるか、又
は過度の手段なしではもはや確実には感知されない程、
読出し信号は小さくなる。
速度をさらに同上させ、そして時間制−を簡単にするた
めに、西ド１ツ国特許第２７１２７！１５号は、低い制
御パルスで行なえるように、ストーレッジ・セルの領竣
とデータの入／出力ラインとをリンクすることが必要な
、ビット線スイッチの早い選択を提供する。それで、好
ましくは予め増幅され、そしてストーレッジセルによシ
関連するピッｔｉｌの組へ印加されると良い、生じる差
信号の関数として、２つのビット線スイッチのただ１つ
のみがスイッチングしきい値を越える。一方、他方のビ
ット線中のビット線ス１ツチは、ラッチされたままであ
シ、そのビット線の電位、それ故にそれに接続されてい
るセル・ノードの電位が下降することを防ぐ。ストアさ
れた値を感知するための時間を減少させることにより、
アクセス時間をさらに減少させることは、次のような困
難なしには達成され得ない。即ち、このような場合には
、情報はもはや確実には感知されず、そしてあまシにも
強く減少された信号はとにかく遅い速度を余儀なくされ
ることになる。これとは別に、各ビット線に対するセル
の数は、容を性負荷により制限される。
めに、西ド１ツ国特許第２７１２７！１５号は、低い制
御パルスで行なえるように、ストーレッジ・セルの領竣
とデータの入／出力ラインとをリンクすることが必要な
、ビット線スイッチの早い選択を提供する。それで、好
ましくは予め増幅され、そしてストーレッジセルによシ
関連するピッｔｉｌの組へ印加されると良い、生じる差
信号の関数として、２つのビット線スイッチのただ１つ
のみがスイッチングしきい値を越える。一方、他方のビ
ット線中のビット線ス１ツチは、ラッチされたままであ
シ、そのビット線の電位、それ故にそれに接続されてい
るセル・ノードの電位が下降することを防ぐ。ストアさ
れた値を感知するための時間を減少させることにより、
アクセス時間をさらに減少させることは、次のような困
難なしには達成され得ない。即ち、このような場合には
、情報はもはや確実には感知されず、そしてあまシにも
強く減少された信号はとにかく遅い速度を余儀なくされ
ることになる。これとは別に、各ビット線に対するセル
の数は、容を性負荷により制限される。
６４にビットＭＯＳダイナミックＲＡＭが、ＩＥＥＥ、
Ｊｏｕｒｎａｌ ｏｆ ＳＣＣ，ｐｐ、１８４ ｔｏ
ｌ ８９、Ａｐｒｉｌ １９８０、” Ａ ６４
ＫｉｌｏｂｉｔＤｙｎａｍｉｃ ＲＡ Ｍ”ｂｙ
Ｆ、 Ｓｍ１ｔｈ ａｔ ａｌに述べられている。こ
のストーレッジもまた、各ビット線に対するセルの数が
容量性負荷によシ制限されるという不利な点を有してい
る。もし各ビット線に対す６ｘｔ−−−ツジ・セルの数
が相当増加されることになっているなら、このようなス
トーレッジのより大きな不利になる容量は、よシ大きな
電流、より幅広いう１ン並びによシ複雑な周辺回路によ
り、補償さ九なければならなくなる。
Ｊｏｕｒｎａｌ ｏｆ ＳＣＣ，ｐｐ、１８４ ｔｏ
ｌ ８９、Ａｐｒｉｌ １９８０、” Ａ ６４
ＫｉｌｏｂｉｔＤｙｎａｍｉｃ ＲＡ Ｍ”ｂｙ
Ｆ、 Ｓｍ１ｔｈ ａｔ ａｌに述べられている。こ
のストーレッジもまた、各ビット線に対するセルの数が
容量性負荷によシ制限されるという不利な点を有してい
る。もし各ビット線に対す６ｘｔ−−−ツジ・セルの数
が相当増加されることになっているなら、このようなス
トーレッジのより大きな不利になる容量は、よシ大きな
電流、より幅広いう１ン並びによシ複雑な周辺回路によ
り、補償さ九なければならなくなる。
それ故に、本発明の目的は、１つのラッチが２つのビッ
ト線ニ共通であり、ストーレッジ・セルの大きさ又はう
１ンの幅を増加させることなく、そして周辺回路が臨界
的な技術的要求を受けることなく、ヒツト縁当シのスト
ーレッジ・セルの数が倍にされ轡る、ＦＥＴのセルを有
するストーレッジを提供することである。
ト線ニ共通であり、ストーレッジ・セルの大きさ又はう
１ンの幅を増加させることなく、そして周辺回路が臨界
的な技術的要求を受けることなく、ヒツト縁当シのスト
ーレッジ・セルの数が倍にされ轡る、ＦＥＴのセルを有
するストーレッジを提供することである。
ビットａを分割し、配線の第２の層並びに読出増幅器と
して働らくラッチの自動分離−（ｓｅｌｆ−ｉｓｏｌａ
ｔｉｎｇ）特性を用いることによ、す、セルの大きさを
増加させることなく、そしてより複雑な周辺回路が必要
になる程度まで読出信号を減少することなく、ピット紛
当９のビットの数は倍にされる。これらの方法は、複雑
な製造ブーセスを必要とすることなく、半導体チップ表
面を２０チまで節約する。
して働らくラッチの自動分離−（ｓｅｌｆ−ｉｓｏｌａ
ｔｉｎｇ）特性を用いることによ、す、セルの大きさを
増加させることなく、そしてより複雑な周辺回路が必要
になる程度まで読出信号を減少することなく、ピット紛
当９のビットの数は倍にされる。これらの方法は、複雑
な製造ブーセスを必要とすることなく、半導体チップ表
面を２０チまで節約する。
本発明の１笑施例が、添付図面を参照して以下に詳細に
述べられる。
述べられる。
第１図の基本的な回路図は、真中に、交差結合されたト
ランジスタＴ１及びＴ２．４つのビット線結合トランジ
スタＢＢ、並びに２つのキャパシタＣ１及びＣ２よシ成
る感知ラッチＳＬを示す。
ランジスタＴ１及びＴ２．４つのビット線結合トランジ
スタＢＢ、並びに２つのキャパシタＣ１及びＣ２よシ成
る感知ラッチＳＬを示す。
第１Ａ図には、ノードＡＭＰ及びＳＥＴについての電圧
曲線が、ワード線ＷＬにおける電位の関数として示され
ている。このような感知ラッチは、前記の先行技術から
理解されることを指摘しておく。
曲線が、ワード線ＷＬにおける電位の関数として示され
ている。このような感知ラッチは、前記の先行技術から
理解されることを指摘しておく。
第２の導電音として働らき、そ叫てビット線ＢＬ１’及
びＢＬ２’各々として働らぐ拡散層に接続される線は、
上部の左側及び上部の右側上のビット線結合トランジス
タＢＢとリンクされる。下部の２つのビット線結合トラ
ンジスタＢＢは、各々、°拡散層であるビット線ＢＬ１
及びＢＬ２に接続される。この場合ＱＬ−ＦＥＴストー
レッジ・セルのＶをなす、ストーレッジ・セルの第１の
グループは、その他の電極が接地接続されている、１つ
の入力トランジスタＩ１０及び１つのストーレッジ・キ
ャパシタＣ８をこれらのビット＠ＢＬ１及びＢＬ２にリ
ンクさせている。湯沢は、ビット線と交差するワード線
ＷＬｎ又はＷＬｍによってひなわれ得る。ビット＠ＢＬ
１’及びＢＬ２’に属するストーレッジ・セルの第２の
グループは、ワード線ＷＬｐ又はＷＬｂによシ選択され
、そして第２の配線層２Ｍｅｔを通して感知ラッチＳＬ
の下部の各ビット線結合トランジスタＢＢＫ接続される
拡散層に接続されている。示されているように、ビット
線ＢＬ１及びＢＬ１’はそれらのスイッチＢ／Ｓを共通
の母線、即ちさらにビット線１乃至ｍが接続されている
ものにＷ続させる。この例では、ワード線は、第１の配
置ｌｊ層ＩＭｅｔ 中に配置される。
びＢＬ２’各々として働らぐ拡散層に接続される線は、
上部の左側及び上部の右側上のビット線結合トランジス
タＢＢとリンクされる。下部の２つのビット線結合トラ
ンジスタＢＢは、各々、°拡散層であるビット線ＢＬ１
及びＢＬ２に接続される。この場合ＱＬ−ＦＥＴストー
レッジ・セルのＶをなす、ストーレッジ・セルの第１の
グループは、その他の電極が接地接続されている、１つ
の入力トランジスタＩ１０及び１つのストーレッジ・キ
ャパシタＣ８をこれらのビット＠ＢＬ１及びＢＬ２にリ
ンクさせている。湯沢は、ビット線と交差するワード線
ＷＬｎ又はＷＬｍによってひなわれ得る。ビット＠ＢＬ
１’及びＢＬ２’に属するストーレッジ・セルの第２の
グループは、ワード線ＷＬｐ又はＷＬｂによシ選択され
、そして第２の配線層２Ｍｅｔを通して感知ラッチＳＬ
の下部の各ビット線結合トランジスタＢＢＫ接続される
拡散層に接続されている。示されているように、ビット
線ＢＬ１及びＢＬ１’はそれらのスイッチＢ／Ｓを共通
の母線、即ちさらにビット線１乃至ｍが接続されている
ものにＷ続させる。この例では、ワード線は、第１の配
置ｌｊ層ＩＭｅｔ 中に配置される。
ストーレッジ・セルの第２のグループがそれを通して左
側及び右側で感知ラッチＳＬに接続される第２の配線層
が非常に低い容量を有し、そしてさらに、ビット線結合
トランジスタＢＢが存在するときは、セル読出しの間の
出力信号は反対の影響を受けない。それで、以前から知
られている解決方法と比べて、全く速度を減少させるこ
となく、セルの数を倍にするには、ただ１つの感知ラッ
チが必要なだけである。本発明による配置はまた、１つ
のデコーダがストーレッジ・セルの数を倍にするのを役
立たせている。さらに、感知ラッチＳＬ中の４つのビッ
ト線結合トランジスタＢＢは、独立に各ビット線部分を
劃−できるようにする。
側及び右側で感知ラッチＳＬに接続される第２の配線層
が非常に低い容量を有し、そしてさらに、ビット線結合
トランジスタＢＢが存在するときは、セル読出しの間の
出力信号は反対の影響を受けない。それで、以前から知
られている解決方法と比べて、全く速度を減少させるこ
となく、セルの数を倍にするには、ただ１つの感知ラッ
チが必要なだけである。本発明による配置はまた、１つ
のデコーダがストーレッジ・セルの数を倍にするのを役
立たせている。さらに、感知ラッチＳＬ中の４つのビッ
ト線結合トランジスタＢＢは、独立に各ビット線部分を
劃−できるようにする。
それで、ある部分のストーレッジ・セルは、他の部分の
セルとは独立にセットされ得る。独立なセツティングの
ために、各部分は、それ自身の基準セル（図示せず）が
提供されている。
セルとは独立にセットされ得る。独立なセツティングの
ために、各部分は、それ自身の基準セル（図示せず）が
提供されている。
第２図を参照するに、第１図の回路配列がどのように多
層配線プロセスにおいて容易に形成され−。
層配線プロセスにおいて容易に形成され−。
得るかを、示している。このために、２つの配線層ＩＭ
ｅｔ 及び２Ｍｅｔ が提供された半導体基板の透
゛視”図が示されている。電荷結合素子として設計され
るビット線結合トランジスタＢ Ｂ を有ｆる感知ラッ
チＳＬは、基板プロッタの中央に示されている。この図
は、拡散層として働らき、そして２つの上部（第１図で
は下部）の交差結合された電荷素子ＢＢに接続されたビ
ット線ＢＬ１及びＢＬ２を全く明確に示している。これ
らの２つの拡散ラインＢＬ１及びＢＬ２は、ワード＠Ｗ
Ｌとして働らぐ第１箸の配線ラインによって交差されて
いる。ワード線ＷＬｍ及びＷＬｎの２つのグループは、
第２の配Ｈ層２Ｍｅｔ 中の配線ラインによシ交差され
ている。これら２つの配線ラインは、電荷結合素子とし
て設計された２つのビット線結合トランジスタＢＢに接
続される。他方、これら２つの配線う１ンは、拡散層中
、各々伸ばされたビット＠ＢＬ１’及びＢＬ２’に接続
される。第２図かられかるように、セルの実際のストー
レッジ・キャパシタＣ８及び入／出力トランジスタエ１
０は、ワード線ＷＬの下に配置される。第２図中の個々
のライン及θ成分の名称は、第１図の回路図におけるも
のと一黙することに注意されたい。
ｅｔ 及び２Ｍｅｔ が提供された半導体基板の透
゛視”図が示されている。電荷結合素子として設計され
るビット線結合トランジスタＢ Ｂ を有ｆる感知ラッ
チＳＬは、基板プロッタの中央に示されている。この図
は、拡散層として働らき、そして２つの上部（第１図で
は下部）の交差結合された電荷素子ＢＢに接続されたビ
ット線ＢＬ１及びＢＬ２を全く明確に示している。これ
らの２つの拡散ラインＢＬ１及びＢＬ２は、ワード＠Ｗ
Ｌとして働らぐ第１箸の配線ラインによって交差されて
いる。ワード線ＷＬｍ及びＷＬｎの２つのグループは、
第２の配Ｈ層２Ｍｅｔ 中の配線ラインによシ交差され
ている。これら２つの配線ラインは、電荷結合素子とし
て設計された２つのビット線結合トランジスタＢＢに接
続される。他方、これら２つの配線う１ンは、拡散層中
、各々伸ばされたビット＠ＢＬ１’及びＢＬ２’に接続
される。第２図かられかるように、セルの実際のストー
レッジ・キャパシタＣ８及び入／出力トランジスタエ１
０は、ワード線ＷＬの下に配置される。第２図中の個々
のライン及θ成分の名称は、第１図の回路図におけるも
のと一黙することに注意されたい。
この場合には、ワードｊｌｆｆＬＰを垂直に横切る第２
の配線ｆｉｉ２Ｍｅｔ はまた、拡散ビット線ＢＬ１
を適当なビット・スイッチＢ／Ｓに接続するように働ら
く。これは、同様に、左側部分における拡散ビット線Ｂ
Ｌ２にも当てはまる。この図は、第１の配線層をワード
線として使用する他に、電荷結合累子として設計された
、交差結合されたビット線結合トランジスタＢＢを感知
ラッチＳＬに接続すること、並びに拡散１及び第２の配
線層をビット線として用いることにより、読出し信号が
不利益に容量的な影響を受けたり、またストーレッジ・
セルが不所望の容量の結果として増大されなければなら
ないようなことはなくて、感知ラッチ及びデコーダに接
続されるストーレッジ・七ノＶの数が倍にされることを
、全く明確に示している。
の配線ｆｉｉ２Ｍｅｔ はまた、拡散ビット線ＢＬ１
を適当なビット・スイッチＢ／Ｓに接続するように働ら
く。これは、同様に、左側部分における拡散ビット線Ｂ
Ｌ２にも当てはまる。この図は、第１の配線層をワード
線として使用する他に、電荷結合累子として設計された
、交差結合されたビット線結合トランジスタＢＢを感知
ラッチＳＬに接続すること、並びに拡散１及び第２の配
線層をビット線として用いることにより、読出し信号が
不利益に容量的な影響を受けたり、またストーレッジ・
セルが不所望の容量の結果として増大されなければなら
ないようなことはなくて、感知ラッチ及びデコーダに接
続されるストーレッジ・七ノＶの数が倍にされることを
、全く明確に示している。
それ故に、本発明の配置によシ、半導体チップ上テスペ
ースを節約することが実質的に増進される。
ースを節約することが実質的に増進される。
第１図は、本発明の基本的な回路図である。第１Ａ’図
゛は、パルス波形図である。第２図は、多層技術におけ
る第１図の回路についてのし１アウトの原理を概略的に
示す。 出１１人＜ンターナシジ九ル・ビ銅・マククズ・コ刊セ
ーション代理人 弁理士 岡 １） 次 生（外
１名）
゛は、パルス波形図である。第２図は、多層技術におけ
る第１図の回路についてのし１アウトの原理を概略的に
示す。 出１１人＜ンターナシジ九ル・ビ銅・マククズ・コ刊セ
ーション代理人 弁理士 岡 １） 次 生（外
１名）
Claims (1)
- 【特許請求の範囲】 セルがビット線の組とワード線の交点に配置され、そし
て各ビット線の組が感知ラッチにＷ続されているメモリ
装置において、 １つの感知ラッチが２組の交差結合したビット線結合素
子を介して２組のビット線に接続されたことを特徴とす
るメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81109372A EP0078338B1 (de) | 1981-10-30 | 1981-10-30 | FET-Speicher |
| EP811093723 | 1981-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877091A true JPS5877091A (ja) | 1983-05-10 |
Family
ID=8187991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135802A Pending JPS5877091A (ja) | 1981-10-30 | 1982-08-05 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4570241A (ja) |
| EP (1) | EP0078338B1 (ja) |
| JP (1) | JPS5877091A (ja) |
| DE (1) | DE3173745D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193192A (ja) * | 1984-03-13 | 1985-10-01 | Nec Corp | センスアンプ回路 |
| JPS6180596A (ja) * | 1984-09-27 | 1986-04-24 | Nec Corp | センスアンプ回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3480443D1 (en) * | 1984-05-14 | 1989-12-14 | Ibm Deutschland | Semiconductor memory |
| US4980860A (en) * | 1986-06-27 | 1990-12-25 | Texas Instruments Incorporated | Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry |
| US5214601A (en) * | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| JPH06105548B2 (ja) * | 1987-02-02 | 1994-12-21 | 三菱電機株式会社 | ダイナミツク形半導体記憶装置 |
| US5107459A (en) * | 1990-04-20 | 1992-04-21 | International Business Machines Corporation | Stacked bit-line architecture for high density cross-point memory cell array |
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