JPH0746502B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH0746502B2 JPH0746502B2 JP59202303A JP20230384A JPH0746502B2 JP H0746502 B2 JPH0746502 B2 JP H0746502B2 JP 59202303 A JP59202303 A JP 59202303A JP 20230384 A JP20230384 A JP 20230384A JP H0746502 B2 JPH0746502 B2 JP H0746502B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- electrode connected
- power supply
- connection point
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMISFETにより構成されるメモリ回路に適したセ
ンスアンプ回路に関する。
ンスアンプ回路に関する。
近年、MISFETによるダイナミックメモリ回路においては
その大容量化に伴ない、小さな面積で表現できるメモリ
セルの開発が盛んである。そのようなメモリセルのうち
の幾つかは、２つの論理レベルに対応する２つの状態
を、読み出し時においてメモリセルを流れる電流の違い
により区別するものである。
その大容量化に伴ない、小さな面積で表現できるメモリ
セルの開発が盛んである。そのようなメモリセルのうち
の幾つかは、２つの論理レベルに対応する２つの状態
を、読み出し時においてメモリセルを流れる電流の違い
により区別するものである。
しかしながら、従来のMISFET集積回路では電流の違いを
効果的に検出できる回路は知られていなかった。このた
め、従来は抵抗を用いて電流を電圧に変換し、電位の違
いを検出するセンスアンプを用いて２つの状態のうちい
ずれにあるかを検出していた（アイ・イー・イー・イー
・トランスアクション・オン・エレクトロン・デバイセ
ズ（IEEE Trans.on Electron Davices vol.ED−29（198
2）707〜714））。この場合の２つの状態の電流差をΔ
Ｉ、また電流を流す抵抗をＲとすると、得られる電位差
ΔＶとΔＩ、Ｒとの間には、オームの法則より次の関係
が成立する。
効果的に検出できる回路は知られていなかった。このた
め、従来は抵抗を用いて電流を電圧に変換し、電位の違
いを検出するセンスアンプを用いて２つの状態のうちい
ずれにあるかを検出していた（アイ・イー・イー・イー
・トランスアクション・オン・エレクトロン・デバイセ
ズ（IEEE Trans.on Electron Davices vol.ED−29（198
2）707〜714））。この場合の２つの状態の電流差をΔ
Ｉ、また電流を流す抵抗をＲとすると、得られる電位差
ΔＶとΔＩ、Ｒとの間には、オームの法則より次の関係
が成立する。
ΔＶ＝Ｒ×ΔＩ 従って、大きな電位差を得るために抵抗値Ｒを大きくし
なければならない。
なければならない。
しかしながら、MIS集積回路では抵抗を精度良く作成す
るのは困難であり、特に大きな抵抗のものの作成は難か
しい。したがってMIS集積回路で上記検出回路を構成し
たときには抵抗値のばらつきにより、正しく動作しない
虞れがあった。
るのは困難であり、特に大きな抵抗のものの作成は難か
しい。したがってMIS集積回路で上記検出回路を構成し
たときには抵抗値のばらつきにより、正しく動作しない
虞れがあった。
本発明は、この点に鑑み、電流の違いを検出するのに特
に適したセンスアンプ回路を提供することを目的とす
る。
に適したセンスアンプ回路を提供することを目的とす
る。
本発明は一端を第１の電源20に接続し他端を第１の出力
端子15に接続した第１の負荷素子（MISFET）１と、ドレ
イン電極を前記第１の出力端子15に接続しソース電極を
第２の電源21に接続した第１のMISFET2と、一端を前記
第１電源20に接続し他端を第２の出力端子16に接続した
第２の負荷素子（MISFET）３と、ドレイン電極を前記第
２の出力端子16に接続しソース電極を前記第２の電源21
に接続した第２のMISFET4と、一端を前記第１の電源20
に接続し他端を第１の接続点22に接続した第３の負荷素
子（MISFET）５と、ドレイン電極を前記第１の接続点22
に接続しゲート電極を前記第１の出力端子15に接続し、
ソース電極を前記第２の電源21に接続した第３のMISFET
6と、一端を前記第一の電源20に接続し他端を第２の接
続点23に接続した第４の負荷素子（MISFET）７と、ドレ
イン電極を前記第２の接続点23に接続しゲート電極を前
記第２の出力端子16に接続しソース電極を前記第２の電
源21に接続した第４のMISFET8と、ドレイン電極を前記
第１のMISFET2のゲート電極に接続しゲート電極を前記
第２の接続点23に接続しソース電極を第１の入力端子13
に接続した第５のMISFET9と、ドレイン電極を前記第２
のMISFET4のゲート電極に接続し、ゲート電極を前記第
１の接続点22に接続しソース電極を第２の入力端子14に
接続した第６のMISFET10と、ドレイン電極を前記第１の
電源20に接続しゲート電極をクロック入力端子19に接続
しソース電極を前記第１のMISFET2のゲート電極に接続
した第７のMISFET11と、ドレイン電極を前記第１の電源
20に接続しゲート電極を前記クロック入力端子19に接続
しソース電極を前記第２のMISFET4のゲート電極に接続
した第８のMISFET12とを具備することを特徴とするセン
スアンプ回路である。
端子15に接続した第１の負荷素子（MISFET）１と、ドレ
イン電極を前記第１の出力端子15に接続しソース電極を
第２の電源21に接続した第１のMISFET2と、一端を前記
第１電源20に接続し他端を第２の出力端子16に接続した
第２の負荷素子（MISFET）３と、ドレイン電極を前記第
２の出力端子16に接続しソース電極を前記第２の電源21
に接続した第２のMISFET4と、一端を前記第１の電源20
に接続し他端を第１の接続点22に接続した第３の負荷素
子（MISFET）５と、ドレイン電極を前記第１の接続点22
に接続しゲート電極を前記第１の出力端子15に接続し、
ソース電極を前記第２の電源21に接続した第３のMISFET
6と、一端を前記第一の電源20に接続し他端を第２の接
続点23に接続した第４の負荷素子（MISFET）７と、ドレ
イン電極を前記第２の接続点23に接続しゲート電極を前
記第２の出力端子16に接続しソース電極を前記第２の電
源21に接続した第４のMISFET8と、ドレイン電極を前記
第１のMISFET2のゲート電極に接続しゲート電極を前記
第２の接続点23に接続しソース電極を第１の入力端子13
に接続した第５のMISFET9と、ドレイン電極を前記第２
のMISFET4のゲート電極に接続し、ゲート電極を前記第
１の接続点22に接続しソース電極を第２の入力端子14に
接続した第６のMISFET10と、ドレイン電極を前記第１の
電源20に接続しゲート電極をクロック入力端子19に接続
しソース電極を前記第１のMISFET2のゲート電極に接続
した第７のMISFET11と、ドレイン電極を前記第１の電源
20に接続しゲート電極を前記クロック入力端子19に接続
しソース電極を前記第２のMISFET4のゲート電極に接続
した第８のMISFET12とを具備することを特徴とするセン
スアンプ回路である。
以下本発明の一実施例を第１図に従って説明する。以下
実施例ではMOSFETについて説明するが、一般にMISFETに
ついて適用できるのはいうまでもない。
実施例ではMOSFETについて説明するが、一般にMISFETに
ついて適用できるのはいうまでもない。
第１図において、デプレッション型のMOSFET1,3及び5,7
は２端子の負荷素子として動作する。MOSFET1,3はそれ
ぞれMOSFET2,4と共に、インバータを構成する。MOSFET
1,3及びMOSFET2,4とはそれぞれ電気的特性の整合がとら
れている。
は２端子の負荷素子として動作する。MOSFET1,3はそれ
ぞれMOSFET2,4と共に、インバータを構成する。MOSFET
1,3及びMOSFET2,4とはそれぞれ電気的特性の整合がとら
れている。
待機時にはクロック入力端子19にはMOSFET11と12とを導
通させる電位が印加されており、この結果MOSFET2と４
とのゲート電極が接続されている接続点24と25との電位
は電源20の電位VDDにほぼ等しく、MOSFET2と４とは共に
導通している。このため、出力端子15と16には共に電源
21の電位VSSにほぼ等しい電位があらわれる。
通させる電位が印加されており、この結果MOSFET2と４
とのゲート電極が接続されている接続点24と25との電位
は電源20の電位VDDにほぼ等しく、MOSFET2と４とは共に
導通している。このため、出力端子15と16には共に電源
21の電位VSSにほぼ等しい電位があらわれる。
動作時にはクロック入力端子19にMOSFET11と12を遮断さ
せる電位を印加する。入力端子13と14には比較すべき電
流が加えられていて、これらの電流はそれぞれ接続点24
の浮遊容量17及び接続点25の浮遊容量18を放電する。こ
の結果、接続点24と25との電位は電源21の電位VSSに向
って変化する。ここで浮遊容量16と17との値は等しいも
のとする。一般にMOSFET集積回路において、容量値は幾
何学的形状によりほぼ決定されるので抵抗値に比較しは
るかに制御が容易である。従って、この条件は容易に満
たすことができる。
せる電位を印加する。入力端子13と14には比較すべき電
流が加えられていて、これらの電流はそれぞれ接続点24
の浮遊容量17及び接続点25の浮遊容量18を放電する。こ
の結果、接続点24と25との電位は電源21の電位VSSに向
って変化する。ここで浮遊容量16と17との値は等しいも
のとする。一般にMOSFET集積回路において、容量値は幾
何学的形状によりほぼ決定されるので抵抗値に比較しは
るかに制御が容易である。従って、この条件は容易に満
たすことができる。
今、仮に入力端子13に加えられている電流の方が、入力
端子14に加えられている電流より大きいとする。この場
合接続点24の電位は接続点25の電位より速く変化する。
この結果、やがでMOSFET2が遮断し、出力端子15の電位
が電源20の電位VDDになる。これによりMOSFET6が導通
し、接続点22の電位が電源21の電位VSSにほぼ等しくな
りMOSFET10を遮断する。この結果接続点25の電位は変化
しなくなり、MOSFET4は導通したままに保たれ、出力端
子16の電位はVSSに近い電位に保たれる。このようにし
て、接続点15の電位がVDD、接続点16の電位がVSSに近い
値となり、入力端子13に加えられている電流の方が大き
いことが検出できる。
端子14に加えられている電流より大きいとする。この場
合接続点24の電位は接続点25の電位より速く変化する。
この結果、やがでMOSFET2が遮断し、出力端子15の電位
が電源20の電位VDDになる。これによりMOSFET6が導通
し、接続点22の電位が電源21の電位VSSにほぼ等しくな
りMOSFET10を遮断する。この結果接続点25の電位は変化
しなくなり、MOSFET4は導通したままに保たれ、出力端
子16の電位はVSSに近い電位に保たれる。このようにし
て、接続点15の電位がVDD、接続点16の電位がVSSに近い
値となり、入力端子13に加えられている電流の方が大き
いことが検出できる。
第１図の回路に於て、出力端子15の電位がVDDになり、
接続点22の電位をVSSに近い電位とし、MOSFET10を遮断
した後も、MOSFET10のリーク電流が大きいときは、少し
ずつ容量18が放電され、充分時間が経った後にはMOSFET
4が遮断してしまい、出力端子16の電位が出力端子15の
電位と等しくVDDになってしまうことが考えられる。
接続点22の電位をVSSに近い電位とし、MOSFET10を遮断
した後も、MOSFET10のリーク電流が大きいときは、少し
ずつ容量18が放電され、充分時間が経った後にはMOSFET
4が遮断してしまい、出力端子16の電位が出力端子15の
電位と等しくVDDになってしまうことが考えられる。
このようにリーク電流が大きい時も動作する回路の構成
を第２図に示す。第２図の回路は、第１図の回路のMOSF
ET11,12と並列にそれぞれのMOSFET31と32とが付け加え
られている。第１図の回路と同様に、仮に入力端子13に
加えられている電流の方が入力端子14に加えられている
電流よりも大きいとする。待機状態に於ては出力端子1
5,16の電位はVSSにほぼ等しいのでMOSFET31と32とは共
に遮断されている。MOSFET11と12を遮断し回路を動作状
態にし、やがてMOSFET2が遮断し出力端子15の電位がVDD
になった時、MOSFET10が遮断されると同時にMOSFET32が
導通する。この結果接続点25の電位はVDDまで引き上げ
られ、以降この値を保つ。このためMOSFET10のリーク電
流の有無にかかわらず、MOSFET4は導通状態に保たれ
る。
を第２図に示す。第２図の回路は、第１図の回路のMOSF
ET11,12と並列にそれぞれのMOSFET31と32とが付け加え
られている。第１図の回路と同様に、仮に入力端子13に
加えられている電流の方が入力端子14に加えられている
電流よりも大きいとする。待機状態に於ては出力端子1
5,16の電位はVSSにほぼ等しいのでMOSFET31と32とは共
に遮断されている。MOSFET11と12を遮断し回路を動作状
態にし、やがてMOSFET2が遮断し出力端子15の電位がVDD
になった時、MOSFET10が遮断されると同時にMOSFET32が
導通する。この結果接続点25の電位はVDDまで引き上げ
られ、以降この値を保つ。このためMOSFET10のリーク電
流の有無にかかわらず、MOSFET4は導通状態に保たれ
る。
以上各実施例に於て、容量17,18として浮遊容量を考え
たが、これは必要に応じて別に容量素子を付け加えても
構わない。また実際に出力を発生させる回路としてはMO
SFET1と２またMOSFET3と４からなる単純なインバータ回
路を用いているが、これはより利得の高いカスコード増
幅回路やシュミット・トリガ回路を用いた方が良い特性
が得られる場合がある。
たが、これは必要に応じて別に容量素子を付け加えても
構わない。また実際に出力を発生させる回路としてはMO
SFET1と２またMOSFET3と４からなる単純なインバータ回
路を用いているが、これはより利得の高いカスコード増
幅回路やシュミット・トリガ回路を用いた方が良い特性
が得られる場合がある。
以上述べた如く、本発明によれば、電流差を、抵抗を通
して電位差に変換することなしに検出，増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ンプ回路を得ることができるので、電流検出型のメモリ
セルを用いたMISメモリにおいて大きな効果がある。
して電位差に変換することなしに検出，増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ンプ回路を得ることができるので、電流検出型のメモリ
セルを用いたMISメモリにおいて大きな効果がある。
第１図，第２図はいずれも本発明の実施例を示す回路図
である。 1,2,3,4,5,6,7,8,9,10,11,12,31,32……MOSFET。13,14
……入力端子。15,16……出力端子。17,18……容量。19
……クロック入力端子。20,21……電源。
である。 1,2,3,4,5,6,7,8,9,10,11,12,31,32……MOSFET。13,14
……入力端子。15,16……出力端子。17,18……容量。19
……クロック入力端子。20,21……電源。
Claims (1)
- 【請求項１】一端を第１の電源に接続し他端を第１の出
力端子に接続した第１の負荷素子と、ドレイン電極を前
記第１の出力端子に接続しソース電極を第２の電源に接
続した第１のMISFETと、一端を前記第１の電源に接続し
他端を第２の出力端子に接続した第２の負荷素子と、ド
レイン電極を前記第２の出力端子に接続しソース電極を
前記第２の電源に接続した第２のMISFETと、一端に前記
第１の電源に接続し他端を第１の接続点に接続した第３
の負荷素子と、ドレイン電極を前記第１の接続点に接続
しゲート電極を前記第１の出力端子に接続し、ソース電
極を前記第２の電源に接続した第３のMISFETと、一端を
前記第一の電源に接続し他端を第２の接続点に接続した
第４の負荷素子と、ドレイン電極を前記第２の接続点に
接続しゲート電極を前記第２の出力端子に接続しソース
電極を前記第２の電源に接続した第４のMISFETと、ドレ
イン電極を前記第１のMISFETのゲート電極に接続しゲー
ト電極を前記第２の接続点に接続しソース電極を第１の
入力端子に接続した第５のMISFETと、ドレイン電極を前
記第２のMISFETのゲート電極に接続しゲート電極を前記
第１の接続点に接続しソース電極を第２の入力端子に接
続した第６のMISFETと、ドレイン電極を前記第１の電源
に接続しゲート電極をクロック入力端子に接続しソース
電極を前記第１のMISFETのゲート電極に接続した第７の
MISFETと、ドレイン電極を前記第１の電源に接続しゲー
ト電極を前記クロック入力端子に接続しソース電極を前
記第２のMISFETのゲート電極に接続した第８のMISFETと
を具備することを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202303A JPH0746502B2 (ja) | 1984-09-27 | 1984-09-27 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202303A JPH0746502B2 (ja) | 1984-09-27 | 1984-09-27 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180596A JPS6180596A (ja) | 1986-04-24 |
| JPH0746502B2 true JPH0746502B2 (ja) | 1995-05-17 |
Family
ID=16455307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202303A Expired - Lifetime JPH0746502B2 (ja) | 1984-09-27 | 1984-09-27 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746502B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
| JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
-
1984
- 1984-09-27 JP JP59202303A patent/JPH0746502B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
| JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180596A (ja) | 1986-04-24 |
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