JPS61277227A

JPS61277227A - 高電圧絶縁回路

Info

Publication number: JPS61277227A
Application number: JP61124627A
Authority: JP
Inventors: ビーマチャール・ヴェンカテーシュ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-05-29
Filing date: 1986-05-28
Publication date: 1986-12-08
Also published as: US4672241A; EP0204499A3; EP0204499A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の背景］この発明は一般に絶縁回路に関するものであって、特に
、ＣＭＯＳラッチアップを防ぐように低電圧接続点から
高電圧接続点を分離するためにＮチャネルＭＯＳバスト
ランジスタが用いられる、０Ｍ０８回路網のための高電
圧絶縁回路に関す−るものである。

周知のように、インバータからなる０Ｍ０３回路網は電
界効果トランジスタ（ＦＥＴ）を含むモノリシックな集
積回路から形成されてもよく、そこではＰ型のような１
つの導電性の領域がＮ型のような相補的導電性のサブス
トレートに分散される。集積回路の異なる部分が２つの
異なる電圧レベルで動作されるときに問題がおこる。例
えば、もしＦＥＴのソースおよびドレイン電極を規定す
るＰ導電性型領域が第１のより高い電圧（すなわち１５
ボルト）で動作され、そしてサブストレートを形成する
Ｎ導電性が第２のより低い電圧（すなわち５ボルト）で
動作されたなら、こうして形成されるＰＮ接合は順方向
にバイアスされ、これはＣＭＯＳラッチアップをトリガ
し得る。その結果、過度の高電流が流れ、電力源への損
傷の可能性がもたらされる、接合の焼失および集積回路
の破壊を引き起こすかもしれない。

それゆえ、高電圧接続点と低電圧接続点を分離させるた
めの制御素子を含む０Ｍ０８回路網のための高電圧絶縁
回路を提供することが望ましい。

［発明の要約１Ｎ導電性型（Ｎウェル）のサブストレートとサブストレ
ートに分散されたＰ導電性領域が設けられ、それがＰＮ
接合を形成する。供給電位はサブストレートに与えられ
る。この発明の制御素子は導通経路の端部を形成するソ
ースおよびドレインと、制御電極を形成するゲートとを
有するＮチャネルＭＯＳバストランジスタから形成され
る。ドレインは低電圧接続点とＰ導電性領域に接続され
る。ソースは高電圧接続点に接続される。ゲートは高電
圧接続点で供給電位より高い高電圧がＰ導電性領域に印
加されるのを防ぐようにバストランジスタを非導電性に
するために用いられる。その結果、この領域とサブスト
レートの間で形成されるＰＮ接合は順方向のバイアスと
なることは決して許されず、それによってＣＭＯＳラッ
チアップを避ける。

したがって、この発明の一般的な目的は、ＣＭＯＳラッ
チアップを防ぐように０Ｍ０８回路網のための高電圧絶
縁回路を提供することである。

この発明の目的は、高電圧接続点と低電圧接続点を分離
させて、ＣＭＯＳラッチアップを防ぐためのＮチャネル
ＭＯＳバストランジスタを含む０Ｍ０８回路網のための
高電圧絶縁回路を提供することである。

この発明の別の目的は、導通経路を有する制御素子を含
む０Ｍ０８回路網のための高電圧絶縁回路を提供するこ
とであって、そこでは、第１モードの動作の間、第１の
電圧が導通経路を通過することが許され、そして第２の
モードの動作の間、第２の電圧が導通経路を通過するこ
とが妨げられる。

この発明のさらに別の目的は、導通経路と制御電極を有
する制御素子と、第１の電圧がしきい値電圧降下を引き
起こすことなく導通経路を通過することを可能にするた
めに制御電極に与えられるポンプ回路とを含む高電圧絶
縁回路を提供することである。

この発明のさらに別の目的は、供給電位に接続されるＮ
３！！？ｌｔ性型のサブストレートと、それとともにＰ
Ｎ接合を形成するためにサブストレート内に埋設された
ＰＩＪ電性型の領域と、供給電位より高い電圧から領域
を分離するための制御素子とを含む集積回路を提供する
ことである。

この発明のこれらおよびその他の目的および利点は、こ
の発明の原理を実施するための高電圧絶縁回路の典型的
な略図が示される添付の図面に関連して読むと、以下の
詳細な説明からより一層明らかとなるであろう。

［好ましい実施例の説明］初めに明確に理解されるべきことは、イレーザブルでプ
ログラマブルな、リードオンリメモリ（ＥＰＲＯＭ＞の
レコーダの部分と関連して示されるこの発明は、それの
範囲または教示を限定するものとしては意図されておら
ず、単にそれはその応用の１つの具体例の例示の便宜の
ためであるということである。この発明は、ＣＭＯＳラ
ッチアップを妨げるように低電圧接続点から高電圧接続
点を分離するための絶縁回路に関しているの゛で、この
発明は他のＣＭＯＳ回路設計に数多くの応用を有する。

特別な例示の図面を詳細に参照すると、ＣＭＯＳ入力回
路網セクション１２と、制御回路網セクション１４と、
出力回路網セクション１６とを含む相補形金属酸化物半
導体（０ＭＯ３）のための高電圧絶縁回路１０の概略図
が示される。この発明の実施例では、Ｐ導電性型のトラ
ンジスタは参照番号が付けられた文字Ｐによって識別さ
れ、そしてＮ導電性型のトランジスタは参照番号が付け
られた文字Ｎによって識別される。出力回路網セクショ
ン１６は第１のより高い電力源電圧すなわち電位ＶＰＰ
で動作され、これは約１１ボルトである。入力回路網セ
クション１２および制御回路網セクタ１ン１４は第２の
より低い電力源電圧すなわち電位■ＣＣで動作され、こ
れは約＋５ボルトである。

ＣＭＯＳ入力回路網セクション１２は、第１のインバー
タ１８と第２のインバータ２０から形成される。第１の
インバータ１８はＰチャネルＭＯＳトランジスタＰ２お
よびＮチャネルＭＯＳトランジスタＮ４から形成され、
それらのゲート電極は、入力信号Ｖ、。を受取るために
一緒にそして入力端子２２に接続される。入力信号■、
。は０ボルトのオーダのローすなわち「０」論理レベル
と、約＋５ボルトのハイすなわち「１」論理レベルの間
で典型的に振れる。トランジスタＰ２およびＮ４のドレ
イン電極もまた一緒に結合され、そして第１のインバー
タ１８の出力を規定する。トランジスタＰ２のソースは
、より低い電力源電圧ｖＣＣに接続され、そしてトラン
ジスタＮ４のソースは接地電位に接続される。第２のイ
ンバータ２０はＰチャネルＭＯＳトランジスタＰ６とＮ
チャネルＭＯＳｔ−ランジスタＮ８から形成され、それ
らのゲート電極は一緒にそして第１のインバータ１８の
出力に結合される。トランジスタＰ６とＮ８のドレイン
電極もまた、−緒に結合され、第２のインバータ２０の
出力を規定する。トランジスタＰ６のソースは供給電位
■ＣＣに結合され、トランジスタＮ８のソースは接地電
位に結合される。

制御回路網セクシミン１４は、そのドレイン電極が、ト
ランジスタＰ６およびＮ８の共通ドレインで入力回路網
セクション１２の出力（接続点３）に接続されるＮチャ
ネルＭＯＳバストランジスタＮ１０からなる制御手段を
含む。トランジスタＮ１０のソース電極は、リード線２
５を通って出力回路網セクシ３ン１６と出力端子セクシ
ョン２４に接続される。トランジスタＮ１０のソースと
ドレインは、その導通経路の先端を規定し、モして導通
経路の間に存在するトランジスタＮ１０のゲート電極が
その導通を制御する。接続点３に接続されたトランジス
タＮＩＯのドレインは、そこで第１の電圧を受取るため
に第１の低電圧接続点を規定する。接続点５に接続され
たトランジスタＮ１０のソースは、そこで第２の電圧を
受取るために第２または高電圧接続点を規定する。第１
の電圧の大きさは供給電位ＶＣＣより大きくなく、第２
の電圧の大きさは第１の電圧および供給電位ＶＣＣより
高い。実際、第２の電圧の大ぎさは供給電位ＶＰＰより
も大きい。

ＮチャネルＭｏＳトランジスタＮ１２は、そのドレイン
およびゲート電極が一緒にそして低電圧供給電位ＶＣＣ
に接続される。トランジスタＮ１２は電流制限抵抗器の
組み合わせおよびダイオードとしての働きをする。トラ
ンジスタＮ１２のソースはダイオードとして機能するＮ
チャネルＭＯＳ電荷伝送トランジスタＮ１４のドレイン
およびゲート電極に、そしてコンデンサＣ１の一方の端
部に接続される。コンデンサＣ１の他方の端部は、自走
発娠器（因示されていない）から正のパルスＰＵＭＰＸ
を受取るために入力端子２６に接続される。トランジス
タＮ１４のソースは、プログラムモードトランジスタＮ
１６のドレインとバストランジスタＮＩＯのゲートに接
続される。トランジスタＮ１６のゲートは、プログラム
モードすなわち、第１モードの動作のためのロー論理レ
ベルと第２モードの動作のためのハイ論理レベルの間を
振れるモード選択電圧を受取るために入力端子２８に接
続される。トランジスタＮ１６のソースは接地電位に接
続される。

出力回路網セクション１６はＮチャネルＭＯＳ切換１〜
ランジスタＮ１８を含み、そのドレインはより高い電力
源電位ＶＰＰに接続され、そのゲートは論理電圧ｖｐｘ
ｃに接続され、そしてそのソースがＮチャネルＭＯＳト
ランジスタＮ２０のドレインに接続される。トランジス
タＮ２０は電流制限抵抗器の組み合わせおよびダイオー
ドとして機能する。トランジスタＮ２０のゲートもまた
より高い電力源電位ＶＰＰに接続される。トランジスタ
Ｎ２０のソースはダイオードとして機能するＮチャネル
ＭＯＳ電荷伝送トランジスタＮ２２のドレインおよびゲ
ート電極に接続される。ＮチャネルＭＯＳトランジスタ
Ｎ２４はコンデンサとして機能するようにそのドレイン
およびソース電極が一緒に接続され、そのゲート電極は
トランジスタＮ２０のソースに接続される。トランジス
タＮ２４の共通ドレインおよびソース電極は、第２の発
振器（図示されていない）から正のパルスＰＵＭＰを受
取るために入力端子３０に接続される。

トランジスタＮ２２のソースは、ダイオードとして機能
するＮチャネルＭＯＳ電荷伝送トランジスタＮ２６のド
レインおよびゲート電極に接続される。ＮチャネルＭＯ
ＳトランジスタＮ２８はコンデンサとして機能するよう
にそのドレインおよびソース電極が一緒に接続され、そ
してそのゲートはトランジスタＮ２２のソースに接続さ
れる。トランジスタＮ２８の共通ドレインおよびソース
電極は、第２の発振器から正の補数のパルスＰＵＭＰを
受取るために入力端子３２に接続される。トランジスタ
Ｎ２６のソースは出力端子２４に結合される。第２の接
続点５もまた、接続手段によって出力端子２４に接続さ
れる。

一般に既知のように、電界効果トランジスタを含む集積
回路は、１つの導電性（すなわちＰ型）の領域が相補の
導電性型（すなわちＮ型）のサブストレートの中または
、Ｆに形成されたものを含む。

Ｐチャネル電界効果トランジスタはその導電性を制御す
るために、導通チャネルとそのチャネルの上にある制御
電極の端部を規定する２つの隣接して分散されたソース
およびドレイン領域から形成されてもよい。分散した領
域とサブストレートの間のインターフェイスで、ＰＮ接
合が形成される。

ＰチャネルトランジスタＰ６を特定に参照すると、その
ソースおよびドレイン領域はＮ導電性型のサブストレー
トに分散または埋設されるＰ導電性型であることが注目
されるであろう。このＮ導電性型サブストレートはより
低い電力源電位ＶＣＣに接続されると仮定されている。

先に述べたように、トランジスタＰ６のＰ導電性型のド
レイン領域は第１の電圧を受取るために接続手段によっ
て第１の接続点に接続される。こうして、第１の接続点
く接続点３）すなわちトランジスタＰ６のドレイン領域
で受取ることができる最も正の電圧は、それがサブスト
レートとともに形成するＰＮ接合を通って順方向に導通
することを妨げるために、供給電位７００以上であって
はならない。トランジスタＰ６のサブストレートは供給
電位■ＣＣで動作されると仮定されているので、第１接
続点のトランジスタＰ６のドレイン領域は第２の接続点
（接続点５）で現われる供給電位■ＣＣより高い電圧か
ら分離されなければならない。トランジスタＰ６で例示
されるＰＮ接合はＣＭＯＳインバータ２０の中にあるが
、ＰＮ接合は他のＣＭＯＳ回路設計の一部であってもよ
いことは当業者によって明らかに理解されるはずである
。

図で示された発明を具体化する集積回路はＥＰＲＯＭの
デコーダに用いるために設計された。動作の続出モード
または第１のモードの間、入力端子２６の第１の発振器
はオンにされ、入力端子３０および３２の第２の発振器
はオフにされ、そして入力端子２８のプログラムモード
電圧はトランジスタＮ１６をオフにするようにロー論理
レベルである。さらに、入力端子３１での論理電圧ＶＰ
ＸＣもまた、トランジスタＮ１８を非導通にするように
ロー論理レベルである。正のパルスＰＵＭＰＸはコンデ
ンサＣ１を充電し、充電された伝送トランジスタＮ１４
を通ってトランジスタＮ１０のゲート（接続点４）にそ
の電圧を伝送してより低い電力源電位■ＣＣ以上に電圧
を汲み上げる。。

入力電圧Ｖ、。はロー論理レベルであることを最初に仮
定すると、Ｏボルトの電圧はトランジスタＮ１０のドレ
イン（接続点３）で受取られるであろう。トランジスタ
Ｎ１０のゲートに与えられる電圧は供給電位ｖＣＣより
高いレベルまで汲み上げられているので、トランジスタ
Ｎ１０はより導通にされ、そのため第１の接続点での第
１の電圧は導通経路を通過して第２の接続点く接続点５
）に達することができる。こうして、端子２４の出力電
圧は第１の接続点での電圧と同じとなるであろう。

入力電圧Ｖｌｎがハイ論理レーベルまで切換わると、接
続点３は供給電位ｖＣＣにまで充電するであろう。これ
はトランジスタＮ１０が過度に駆動されることをひきお
こし、そして第２の接続点の電圧を第１の接続点の供給
電圧ＶＣＣにクランプし、それによって全供給電位■Ｃ
Ｃがしきい値電圧降下なしに、出力端子に与えられるこ
とを実質的に可能にする。言い換えれば、読出モードの
間、低電圧接続点で受取られた第１の電圧は導通経路を
介して高電圧接続点へと進むことができ、そのため出力
端子の電圧はしきい値電圧降下の損失なしに第１の電圧
に従うであろう。

書込モードすなわち第２モードの動作の間、第１の発振
器はオフにされ、第２の発振器はオンにされ、そしてプ
ログラムモード電圧はトランジスタＮ１６をオンにする
ようにハイ論理レベルである。さらに、端子３１での論
理電圧もまたトランジスタＮ１８をオンにさせるように
ハイ論理レベルであり、これはより高い電力源電位ＶＰ
ＰがトランジスタＮ２０のドレインに与えられることを
可能にする。その結果、トランジスタＮ１０のゲート（
接続点４）は供給電位ＶＣＣの約２分の１なすわちＶＣ
Ｃ／２でバイアスされ、これによってトランジスタＮＩ
Ｏが部分的にオンにされることが可能となる。こうして
、入力電圧■、。がロー論理レベルからハイ論理レベル
へ切換えられるとき、低電圧接続点の初期電圧は、ゲー
ト電圧より１つのしきい値電圧降下分だけ低いレベルに
第２の接続点が達するとぎまで、チャネルを通って高電
圧接続点へと進められるであろう。そのとき、トランジ
スタＮ１０はあまり導通状態でなくなるか、またはオフ
にされる。その結果、第２のすなわち高電圧接続点（接
続点５）はトランジスタＮ１０の導通経路によって第１
すなわち低電圧接続点く接続点３）から分離される。正
のパルスＰＵＭＰとその補数のパルスＰＵＭＰはトラン
ジスタ２２．２４．２６および２８を介して第２の接続
点の第２の電圧のレベルを供給電位■ＣＣおよびＶＰＰ
より高い第２の電圧にまで汲み上げるであろう。

もしトランジスタＮ１０がオンされたままであるなら、
第２のより高い電圧は第２の接続点から導通経路を通っ
て第１の接続点まで通過し、次にトランジスタＰ６のｐ
Ｈｌｌ！性型領域（上型領域）に与えられることが注目
されるであろう。トランジスタＰ６のＮ導電性型サブス
トレート領域はより低い電力源電位ｖＣＣに接続される
と仮定されていたので、これはＰＮ接合が順方向にバイ
アスされるのを引きおこし、ＣＭＯＳラッチアップをも
たらすことになる。書込動作モードの間、トランジスタ
ＮＩＯを自動的にオフにすることによって、出力端子２
４はＣＭＯＳインバータにラッチアップを引き起こすこ
となく、第２のすなわちより高い電圧（これは第１の電
圧および供給電位ＶＣＣより高い）にまで汲み上げられ
ることが可能となる。さらに、読出動作モードの間、ト
ランジスタＮ１０をオンにすることによって、出力端子
２４は第１の低電圧接続点で受取られた第１の電圧に従
うことが可能となり、それによって、しきい値電圧降下
の損失なしにより低い電力源電位ＶＣＣまでずっと充電
する。

この発明はＥＰＲＯＭのデコーダに接続して例示されて
きた。しかし、明らかにこの発明は供給電圧で動作され
るＮｙＩ！Ａ電性型と供給電位を越えて充電される電圧
から分離されることになっているＰ導電性型領域とを含
むいかなるモノリシックな集積回路にも応用可能である
。ＮチャネルＭＯＳトランジスタＮ１０は第１の動作モ
ードの間、低電圧接続点を高電圧接続点に結合させ、そ
して第２の動作モードの間、高電圧接続点を低電圧接続
点から分離させるために用いられてきた。

上の詳細な説明から、この発明はＣＭＯＳラッチアップ
を防げるように０Ｍ０８回路網のための高電圧絶縁回路
を提供することがわかる。ＮチャネルＭＯＳバストラン
ジスタはＰＮ接合の順方向のバイアスを防ぐように低電
圧接続点から高電圧接続点を分離させるために採用され
、それによってラッチアップを避ける。

この発明の現在の好ましい実施例が例示され説明されて
きたが、発明の範囲から逸脱することなく、種々の変化
や修正がなされてもよく、同等のものがそれの要素に代
用されてもよいことは当業者によって理解されるであろ
う。さらに、それの中心の範囲から逸脱することなく、
特定の状況または材料を発明の教示に適合させるように
多くの修正がなされてもよい。それゆえ、この発明はこ
の発明を実施するために考えられる最善の方法として開
示された特定の実施例に限定されるのではなく、この発
明ガ添付の特許請求の範囲の範囲内にある実施例のすべ
てを含むことが意図される。

【図面の簡単な説明】

図面は相補形金属酸化物半導体（０ＭＯＳ）回路網のた
めの高電圧分離回路１０の概略図である。図において、１０は高電圧絶縁回路、１２はＣＭＯ３入
力回路網セクション、１４は制御回路網セクション・、
１６は出力回路網セクション、１８は第１のインバータ
、２０は第２のインバータ、２２．２６．２８．３ｏお
よび３２は入力端子、２４は出力端子、２５はリード線
である。

Claims

【特許請求の範囲】

（１）ＣＭＯＳ回路網のための高電圧絶縁回路であって
：Ｎ導電性型のサブストレートおよびＰＮ接合を形成する
ために前記サブストレート内に分散されたＰ導電性型領
域を含む入力手段と；前記サブストレートに供給電位を与えるための手段と：導通経路および制御電極を有する制御手段とを含み、導
通経路の一方の端部がそこで第１の電圧を受取るための
第１の接続点を規定し、導通経路の他方の端部はそこで
第２の電圧を受取るための第２の接続点を規定し、前記
第１の電圧は供給電位より大きくなく、前記第２の電圧
は前記第１の電圧および供給電位より高く；前記第１の接続点を前記領域に接続させるための手段と
：第２の接続点を第２のより高い電圧にまで汲み上げるた
めの出力手段と；第２の接続点を出力端子に接続するための手段とを含み
；前記制御手段の前記制御電極がローモードセレクシヨン
電圧に応答して、第１の接続点の前記第１の電圧が導通
経路を通って第２の接続点に進むことを可能にし、その
ため出力端子の電圧は前記出力汲み上げ手段が不活性化
されているとき、第１の電圧に従い；さらに前記制御手段の前記制御電極はハイモードセレクシヨン
電圧に応答し、第２の接続点の前記第２の電圧が前記導
通経路を通って第１の接続点に進むことを妨げ、そのた
め第１の接続点は前記出力汲み上げ手段が活性化されて
いるとき、第２の接続点の第２の電圧から分離され、そ
れによつてＰＮ接合の順方向のバイアスを避ける、回路
。
（２）前記制御手段がＮチャネルＭＯＳバストランジス
タを含み、そのソースおよびドレインが前記導通経路の
端部を形成し、そのゲートが前記制御電極を形成する、
特許請求の範囲第１項に記載の絶縁回路。
（３）前記入力手段が１対の第１および第２のＣＭＯＳ
インバータを含む、特許請求の範囲第１項に記載の絶縁
回路。
（４）前記第２のインバータがＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタから形成される
、特許請求の範囲第３項に記載の絶縁回路。
（５）前記ＰチャネルトランジスタがＮ導電性型サブス
トレートに分散されるＰ導電性型領域を規定するドレイ
ンを有する、特許請求の範囲第４項に記載の絶縁回路。
（６）前記バストランジスタのゲートの電圧を第１の電
圧より高いレベルにまで汲み上げるための、第２の汲み
上げ手段をさらに含み、そのため第１の電圧がしきい値
電圧降下なしに前記導通経路を通って第２の接続点まで
進められる、特許請求の範囲第２項に記載の絶縁回路。
（７）前記入力手段がそこに入力信号を与えるための入
力端子を含む、特許請求の範囲第１項に記載の絶縁回路
。
（８）前記入力手段が第１のインバータと第２のインバ
ータとを含み、前記第１のインバータは入力信号を受取
るための入力を有し、その出力は前記第２のインバータ
の入力に接続され、前記第２のインバータはその出力が
前記第１の接続点に接続される、特許請求の範囲第１項
に記載の絶縁回路。
（９）前記出力汲み上げ手段が少なくとも、そのドレイ
ンおよびソース電極が一緒に接続される第１のＮチャネ
ルＭＯＳトランジスタと、そのドレインとゲート電極が
一緒に、そして前記第１のトランジスタのゲートに接続
される第２のＮチャネルＭＯＳトランジスタからなり、
前記第２のトランジスタのソースは前記出力端子に結合
され、前記第１のトランジスタはコンデンサとして機能
し、そして前記第２のトランジスタはダイオードとして
機能する、特許請求の範囲第１項に記載の絶縁回路。
（１０）前記第２の汲み上げ手段がコンデンサと、その
ドレインとゲート電極が一緒に、そして前記コンデンサ
の一方の端部に接続されるＮチャネルＭＯＳ電荷伝送ト
ランジスタからなり、電荷伝送トランジスタのソースは
前記バストランジスタのゲートに接続される、特許請求
の範囲第６項に記載の絶縁回路。
（１１）Ｎ導電性のサブストレートと；前記サブストレート内に埋設され、そしてそれとともに
ＰＮ接合を形成するＰ導電性型の領域と；供給電位を前
記サブストレートに与えるための手段と；ＮチャネルＭＯＳバストランジスタとを含み、その導電
性を制御するために、そのソースおよびドレイン電極は
導通経路の端部を規定し、そのゲート電極は導通経路の
上にあり、前記ソースおよびドレイン電極の一方はそこ
で第１の電圧を受取るための第１の接続点を形成し、前
記ソースおよびドレイン電極の他方はそこで第２の電圧
を受取るための第２の接続点を形成し；前記第１の接続点を前記領域に接続するための手段とを
含み；さらに前記ゲート電極はローモードセレクション信号に応答し
て、第１の動作モードに対して前記導通経路をより導電
状態にさせ、そこでは前記第１の接続点が前記第２の接
続点に結合され、そのため前記第２の電圧は前記供給電
位より大きくない前記第１の電圧に従い、そしてまた前
記ゲート電極はハイモードセレクシヨン信号に応答して
、第２の動作モードに対して前記導通経路があまり導電
状態でなくなるようにさせ、そこでは前記第２の接続点
が前記第１の接続点から分離され、そのため前記供給電
位より高く充電されることが可能である前記第２の電圧
は前記領域に与えられることが妨げられ、それによって
ラッチアップを避ける、集積回路。