JPS62120121A - Ｃｍｏｓ出力ドライブ回路 - Google Patents

Ｃｍｏｓ出力ドライブ回路

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JPS62120121A
JPS62120121A JP61110461A JP11046186A JPS62120121A JP S62120121 A JPS62120121 A JP S62120121A JP 61110461 A JP61110461 A JP 61110461A JP 11046186 A JP11046186 A JP 11046186A JP S62120121 A JPS62120121 A JP S62120121A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は出力ドライブ回路に関し、特に、ＣＭＯＳプロ
セスによりつくられ、その電界効果トランジスタにバイ
ポーラトランジスタが寄生することを特徴とする出力ド
ライブ回路に関する。
〈従来技術〉 出力ドライブ回路にとって望ましい特注は入力インピー
ダンスが高くて出力インピーダンスが低いことである。
もうひとつの望ましい特性は、どこまで出力電圧が正の
バス電源電圧のレベルに近づけろか、ということの尺度
である「振れ」が大きいことである。
第１図に従来の出力ドライブ回路の基本回路として０Ｍ
Ｏ８（相補形金属−酸化物一半導体）プロセスで形成し
た電界効果トランジスタ（ＮＥＴ）を示す。ＦＥＴ　２
のゲート４に入力電圧端子６を接続し、ドレイン８に正
電圧バス１０を接続し、ソース１２とバンクゲート１４
を出力電圧端子１６に共通接続したものである。電流源
１８によって、ソース／バックゲートの共通接続部より
電流がとり出され負電圧バスないし接地端子２０に送り
出される。図に示すように、ＦＥＴ　２はｎチャンネル
の出力フォロワであってそのバックゲート１４はｎ形の
基板上に形成したＰウェルによって実現されている。こ
の回路はほぼ無限大の入力インピーダンスをもつ点では
有利であるが、出力インピーダンスの方も比較的高くな
る。出力インピーダンスが高いと、出力端側で比較的重
い負荷を駆動する場合に問題となる。
従来の出力ドライブ回路の別の例を第２図に示す。この
回路はｎｐｎ　バイポーラトランジスタで構成されるも
ので、そのベースを入力電圧端子２４に接続し、コレク
タを正電圧バス２６に接続し、エミッタを出力端子２８
に接続したものである。電流源３０でエミッタより負電
圧バスないし接地端子３２にｄ流をとり出す。
第２図の回路はエミッタフォロワの名で知られているも
ので、その特徴は、入力インピーダンスがトランジスタ
の電流第１１得に負荷抵抗を乗じたものにほぼ等しいた
め、かなり低い値をもつということである。この入力イ
ンピーダンスは、第３図に示す「ダーリントン」接続を
行うことにより、はぼトランジスタの′電流利得分の改
善を図ることができる。この回路（第３図）では、第２
のバイポーラトランジスタ３４を便用し、そのベースを
第１のトランジスタ２２のエミッタに接続し、コレクタ
を第１のトランジスタのコレクタと共通接続し、電流源
３６によりエミッタ電流を負電圧バスないし接地端子３
２にとり出す。そして、負荷の出力端子２８を第２のト
ランジスタ３４のエミッタに接続する。残念ながら、こ
のようなダーリントン回路で入力インピーダンスに改善
を施した程度では、所要の値には程遠い場合が少なくな
い。
入力インピーダンスは高いが出力インピーダンスは低い
、という特性を出力ドライブ回路にもたせるために採用
されているもうひとつの方法では、その回路デバイスの
製造に、標準的なＰウェルＣＭＯＳプロセスを便用する
。すでに知られているように、ＣＭＯＳプロセスでつく
ったＦＥＴはある独の条件下では、バイポーラトランジ
スタと似た動作をする。この種のデバイスのこと乞「寄
生」のバイポーラトランジスタをもっているという。
このしくみを第４図に例示する。図示のＦＥＴはｎタイ
プの基板４０上につくられるもので、この基板は正電圧
バスの電圧レベルに保たれる。Ｐ形のウェル４２をこの
基板上に形成してＦＥＴのウェルをつくる。ウェル中に
２つのｎ領域を拡散、形成し、片方のｎ＋インブラント
４４をＦＥＴのノースとし、もう片方のｎ　インブラン
ト４６をドレインとする。両インブラント間のウェル表
面を酸化して絶縁体のス）　ＩＪツブ４８、例えば厚さ
約１０００〜２０００オングストロームの８１０．を形
成する。次に、この絶縁ストリップ上にゲート電極５０
を形成する。Ｐウェルを高濃度でドープした場合には、
平常時、表面反転層は現われず、ソースとドレイン間に
わずかな漏れ′電流が流れるだけでＦＥＴはオフ状態に
ある。ゲートに正の電圧を加えると、酸化層４８の下の
ウェル表面に負の【荷が集中してぐる。この負電荷はイ
オン化アクセプタ不純物と自由電子より成り、ウェルの
表面の層をｎ形に変える。このようなＰ形半導体上の層
のことを反転層と呼んでいる。このようにして誘起され
るｎ形の層がソースとドレインのイングランド間のスペ
ースを埋めつくすことにより、自由電子による伝導チャ
ンネルができろ。このとき、Ｐウェルはバックゲートと
して働く。
上述のＦＥＴに寄生するバイポーラトランジスタ５２を
点線で示しである。この図からゎかろように、ｎ＋ソー
スインブラント４４よりＰウェル４２、Ｎ基板４０を通
ってｎｐｎのセクションがつくられている。、ある種の
動作条件下で、このｎｐｎセクションはｎｐｎのバイポ
ーラトランジスタとして働く。ｎ＋ソースインブラント
４４がこのトランジスタのエミッタとなり、Ｐウェル４
２が（Ｐ＋インブラント５４を介して）ベースとなり、
■＋が印加されるｎ基板４０がコレクタとなる。
出カドライブ回路建高入力インピーダンスと抵出カイ／
ビーダンスをもたせるために、この寄生バイポーラトラ
ンジスタを利用する回路が考案されている。この回路を
第５図に示す。ＦＥＴは第１図のものと同様であるため
同じ参照番号を付しである。バックゲート１４（Ｐウェ
ル）をＦＥＴのソース１２に接続することにより、寄生
バイポーラトランジスタ（図示せず）が導通しないよう
にしている。同じ目的で、バンクゲート１４をＶ−電圧
バスに接続することもできる。ＦＥＴのソース１２を別
のバイポーラトランジスタ５Ｇのベースに接続し、その
コレクタをＶ十端子１０に接続し、エミッタを回路の出
力端子５８に接続する。
第２の電流源５９によりエミッタ電流なＶ−ないし接地
端子２０にとり出す。この回路は第１図の回路なみの高
入力インピーダンスと第３図の回路なみの低出力インピ
ーダンスをもつことができる。
しかし、どんなにうまくつくっても、正方向への出力電
圧の振れはＮＭＯ８ＦＥＴのしきい値電圧（ＶＴ）とバ
イポーラのベースＣエミッタ間゛電圧（ＶＢＥ）との和
をＶ十電源゛電圧から差し引いた値に限られてしまう。
この振れは第１図や第３図の回路の場合より悪く、した
がってこの回路はある種の用途には適用できない。
〈発明が解決しようとする問題点〉 本発明は上記のような実情に鑑みてなされたもので、従
来技術では得ることのできなかった特性、すなわち高入
力インピーダンス低出力インビーダンス、十分な電圧の
振れという総合特注のよい（１！ＭＯ８利用の出力ドラ
イブ回路を提供することを目的とする。
もうひとつの目的は、このような出力ドライブ回路を標
準的なＣ！ＭＯＳプロセスにより、特にこれといったデ
バイスを追加することなしに実現することである。
く問題点を解決するための手段、作用〉上記及びその他
の課題は本発明によるユニークなＣＭＯＢ出カドシカド
ラ４１よって解決される。
本回路ではＣＭＯＳプロセスにより１対（２つ）のＦＩ
Ｔを形成し、両ＦＥＴを結合し、第１のＦＥＴに出力端
子を接続し、出力側の負荷が比較的軽いときには両ＦＥ
Ｔの電圧レベルがほぼ平衡するように構成する。第２の
ＦＥＴに関する寄生バイポーラトランジスタの導通を禁
止する手段を設ける１両ＦＥＴ間に結合があるため、軽
負荷時には第１のＦＥＴの寄生バイポーラトランジスタ
も導通が阻止される。この結果、第１のＦＥＴは入力と
出力のインピーダンスが比較的高くなり、′電圧の振れ
も太きくなる。比較的重い負荷に対しては、ＦＥＴ間の
上記結合は無効となって第１のＦＥＴの寄生バイポーラ
トランジスタが導通し、これがＦＥＴの出力インピーダ
ンスを所要のレベルに下げる。出力インピーダンスが高
いということは、重い負荷をかけろときにはこまろが、
軽負荷に対してはさほど間湧にならない。したがって、
本回路はある特性が重要となってくる動作条件に応じて
、所要の入／出力インピーダンスと電圧の振れの特性を
顕すものである。
く展開〉 好ましい構成例においては、第２のＦＥＴの寄生バイポ
ーラトランジスタの導通を禁止するため、そのバンクゲ
ートとソースとを接続しｌ、またＦＥＴ間はそのバック
ゲート同士をつなぐことによって相互結合する。バンク
ゲート同士の接続は、両ＦＥＴを同一のウェル内に形成
することによって行うとよい。それぞれのＦＢＴに電流
を流すため、電流源で表わされる定負荷回路を使用し、
両ＦＥＴと電流源をスケーリングすることにより、低負
荷に対する両ＦＥＴの電圧をほぼ平衡させる。第２のＦ
ＥＴの寄生バイポーラトランジスタは非導通状態におか
れるため、両ＦＥＴ間の結合により、低負荷時には第１
のＦＥＴの寄生バ・イボーラトランゾスメも導通が阻止
されろ。し、たがって、低負荷条件下では、ドライブ回
路の出力取出し例である第１のＦＥＴは第１図に示す基
本的なＦＥＴ　　ドライブ回路と同様に振る舞う。しか
し、高負荷条件下では、出力電流が第１のＦＥＴの電流
源を一ヒ捷わるため第１のＦＥＴの電圧が下がってくる
（第２のＦＥＴの電圧に対し）、十分に高い負荷条件下
では、この第１のＦＥＴの電圧降下のために、第１のＦ
ＥＴの寄生バイポーラトランジスタが導通し、この結果
、回路は第５図に示す回路と似たように振る舞う。
電圧の振れが小さいということは軽負荷条件下では大問
題であるが重負荷条件の下では特に間笛＆′こならない
。したがって、本回路は重負荷の下でまさに所要の動作
特性を呈する。要するに、上述の回路は、出力インピー
ダンスがそれほど問題とならない軽負荷条件の下では、
低出力インビーダンスを犠牲にすることＫよって高入力
インピーダンスと大きな電圧の振れを確保し、インピー
ダンスのレベルが電圧の振れよりも重要となってくる重
負荷の条件下では電圧の振れを犠牲にすることによって
高い入力インピーダンスと低い出力インピーダンスを確
保するものである。このような動作は従来技術の達成し
得な′Ｄ１つだ特有の作用、効果をもっている。
〈実施例〉 第６図に本発明による出力ドライブ回路の基本構成を示
す。１対のＮＭＯ６ＦＥＴ″ｌ？あるＦＥＴ　１とＦＥ
Ｔ　２を基板（サブストレート）上に形成し、谷ドレ・
インを正の電源電圧端子６ｏに接続する。
入力電圧端子６２を壱ＦＥＴのゲートに接続する。
ＦＥＴ　ｌのソースを出力電圧端子６４に接続するとと
もに、ソースよりＶ−ないし接地端子６６へ定負荷電流
を流す電流源工１に接続する。同様に、ＦＰ２Ｔ　２の
ソースを７Ｌ流類Ｉ２で示す定負荷回路に接伏し、ＦＥ
Ｔ　２のソースよりＶ−ないし接地端子６６へ電流をと
りだす。ＦＥＴ　２のバックゲートをＦＥＴ　２のソー
スもし、くは点線７０で示すように■一端子６６に接続
する。このような接続を行うことにより、ＦＥＴ　２の
寄生バイポーラトランジスタの導通を阻止することがで
きる。ＦＥＴ　］とＦＥＴ２のバックゲート同士を接続
線７２で示すように相互結合し両ＦＥＴのバンクゲート
を等しい電圧レベルに保つ。
両ＦＥＴと両電圧源工１．工２をスケーリングして低負
荷条件下における両ＦＥＴの電流密度が（・グぼ等しく
なるように遠足する。工１と１２の代表値は２０μ八程
度であるが、−投には１〜１００１ＬＡあるいはそれ以
上の唾をとり得ろ。電流源は高速の回路に応用する場合
は、比較的太きく　Ｌ、、低消費回路向けには小さくす
る。工１のスケーリングは工２と相当違ってもよ（ＦＥ
Ｔを同様にスケーリングすることで低負荷条件下におけ
る両ＦＥＴの′低流密度、ソース電圧をバランスさせる
ことができる。例えば、１１屯流を■２電流の１０倍に
設定したとすればＦＥＴ　１をＦＥＴ　２の１０倍にス
ケーリングすることにより両ＦＥＴ　のソース屯圧は平
衡する。
比較的軽い負荷条件の下では、端子６４の出力電圧は主
として工１に基づ（ＦＩＴ　１の電圧降下により定まる
。ＦＥＴ　１のバンクゲート電圧はＦＥＴ　２のバック
ゲート電圧に結び付けられており、また両ＦＥＴの電流
密度もコンノくラブルであることから、ＦＥＴＩのソー
ス電圧はＦＥＴ２０ソース電圧にほぼ追従することにな
る。ＦＩＴ　２の）くツクゲートはその寄生バイポーラ
トランジスタの導通を阻止するように接続されているた
め、このような軽負荷条件の下ではＦＥＴ　１の寄生ノ
くイボーラトランジスタの導通も同様に阻止される。
出力端子６４の負荷が増えていくにつれ、ＦＥＴ１を流
れる電流の方がＦＥＴ　２より大きくなっていく。この
ためＦＥＴ　１のソース電圧はＦＥＴ２のソース電圧よ
り下がってくる。さらに負荷をかけていくと、ＦＥＴ　
１の寄生バイポーラトランジスタはオン状態へと進んで
いく。
第６図の回路の物理的構造を第７図に示す。本回路素子
はｎ基板７６内に設けたＰウェル７４内に形成されろ。
ＦＥＴ　１のソースとドレインはそれぞれｎ＋インブラ
ント７８と８０により形成され、両者は絶縁ゲート８２
によって隔てられろ。ＦＥＴ２はＰウェル内の別の領域
に設けられ、そのソースとドレインを成すｎ＋インブラ
ント８４と８６は絶縁ゲート８８により隔てられている
。Ｐウェルとの接触はＰ＋インブラン）９０を介して行
なわれろ。電源端子６０かもの電圧■＋を各々のドレイ
ンに、またｎ＋インブラント９２を介して基板７６に印
加する。
図示のように工１を接続することによりＦＥＴ１のソー
スインブラント７８より′電流をとり出し、工２を接続
することによりＦＥＴ２のソースインブラント８４より
′電流をとり出す。さらにＦＥＴ　２のソース８４をコ
ンタクトインブラント９０を介してＰウェルと接続する
ことにより、同ソース８４をバックゲートに結び付ける
。
破線で示すトランジスタ９４と９６はそれぞれＦＥＴ　
１　　とＦＥＴ２に付随する寄生ノ（イボーラトランジ
スタである。ＦＥＴ　１とＦＥＴ　２を共通のＰウェル
内に形成しているため、両者の）くツクゲートは内部的
に一体となっており、両寄生ノ；イボーラトランジスタ
の共通ベースを構成している。ノくイポーラトランジス
タ９６のベースとエミッタを接続して図示しであるが、
これはＦＥＴ　２のソースインブラント８４とＰウェル
とがコンタクトインブラント９０を介してつながってい
ることを意味している。このようなかたちでｎｐｎ寄生
バイポーラトランジスタ９６のベースとエミッタとを結
び付けることにより、Ｐウェルに逆バイアスがかかり、
バイポーラトランジスタ９６の導通が阻止される。低負
荷条件の下ではＦＩＴ　１とＦＥＴ２は似たような電流
密度で動作するため、両デノ（イスに共通なバックゲー
ト（バイポーラベース）により、ＦＥＴＩのＰウェルは
逆バイアス状態に保たれる。ＦＥＴＩのソース電圧が■
ＢＥ（はぼ０．５〜０．６ボルト）分子がると、バック
ゲートのＰウェルとソース間に順バイアスがかかつてく
る。このため、ＦＥＴ　１の寄生バイポーラトランジス
タはターンオンし、ＦＥＴ１は高負荷条件下で優勢とな
ろノ（イボーラトランジスタとして振る舞う。
以上、ｎ基板、Ｐウェル、ｎｐｎバイポーラトランジス
タという特定の臘性をもつ構成について説明したが、本
発明はこれに限られろものではなく、これとは逆の極性
の構成、すなわちＰ基板、ｎウェル％　１）ｎｐバイポ
ーラトランジスタの場合にも同様に適用できる。このよ
うな反対の極性のものを用いることにより、相補的な回
路接続が得られる。
第１図に示す従来技術のドライブ回路の基本構成に比べ
、第６図のドライブ回路は余分なデバイス（ＦＥＴ　１
個）を必要とするように見えろ。たしかに、ある種の用
途ではそういえるが、はとんどの場合、本発明を実施す
るのに必要なデバイスはそろっている。例えば、第８図
はＣＭＯＥＩ　アンプとして慣用されている出力回路構
成である。この回路は１対のＦＥＴＩＱＱと１０２より
成り、そのゲートを入力電圧端子１０４に接続し、その
ドレインを正の電源電圧バス１０６に接続し、そのソー
スをバンクゲートに接続している。また、ＦＥＴ１００
のソースを出力端子１０８とオペアンプＡ１の非反転入
力に接続し、ＦＥ；ＴｌＯ２のソースの方は電流源１１
０とＡ１の反転入力に接続する。第３のＦＥＴ　１１２
を設け、そのドレインをＦＥＴ１００のターンに接続し
２、そのゲートをＡ１の出力に接続し、そのソースとバ
ックゲートを共通接続して負の電圧端子１１４につなぐ
。
上記の回路は相当量の電流のシンクとソースの両方を兼
ねるものである。′電流をシンクすると、ＦＥＴ　１０
０がターンオフし、そのゲート−ソース間電圧が減少す
る。Ａ１はこの減少を検出し、その入力の電位を等しく
保とうとしてＦＥＴ１１２をターンオンする。ＦＥＴ１
００　と１０２は同様なサイズである１こめ、このＦＥ
Ｔ　１１２のターンオン疋よって、ＦＥＴ１００の電流
はソース（電流源）１１０の電流レベルとほぼ等しくな
り、所期の作用、効果が得られる。一方、電流をノース
するときには、ＦＥＴ　１００のゲート、―−ソース間
電圧が上昇する。今度は、Ａ１の出力はＶ−の方へ振れ
、ＦＥＴ　１１．２　は完全にターンオフする。ここに
おいて、ＦＥＴ１００は低面、をソースする（供給する
）役目を担うわけであるが、その動きは第１図に示す従
来の基本回路の場合と同様で良くもなければ悪くもない
。
第８図の回路に本発明を適用し７たものを第９図に示ｔ
０異なる点はＦＥＴ　１００のバンクゲートをターンか
ら切り離し、ＦＢＴ　ｉ　Ｏ２のバックゲートに接続し
１こことで七）ろ。したがつで、第９図の回路は電流を
シンクする（落とず）場合には第８図の回路とほぼ同様
な動作特性を示す。しかし、電流をソースする場合には
異なり、本発明に、Ｉつでもたらされるところの第６図
で述べた特性を呈するものである。
【図面の簡単な説明】
第１図、第２図、第３図及び第５図は従来技術における
出力ドライブ回路の構成図、 第４図は０ＭＯ８技術によって得られる普通のＦＥＴの
断面図で寄生バイポーラトランジスタの説明に用い１こ
もの、 第６図は本発明の実施例の回路構成図、第７図は半導体
基板上に第６図の回路を実現した場合の断面図、 第８図は従来技術の増幅回路の構成図、第９図は本発明
の効果を得るように第８図の回路を変形した場合の構成
図である。 ＦＥＴＩ　、ＦＥＴ２　：電界効果トランジスタ９４．
９６：寄生バイポーラトランジスタ６４：出力端子　７
２　：　ＦＥＴ間接続線７４：共通ウェル　１１．工２
：′電流源７８　、８４　：ソースインプラント ８０　、８６　：　ドレインインブラント６０　、６６
　；電蝕端子 （外５名）

Claims (7)

    【特許請求の範囲】
  1. （１）ＣＭＯＳプロセスによりつくられ、寄生バイポー
    ラトランジスタ（９４、９６）をそれぞれ有する第１（
    ＦＥＴ１）と第２（ＦＥＴ２）の電界効果トランジスタ
    （ＦＥＴ）と、 第１のＦＥＴに接続した出力端子（６４）と、第２のＦ
    ＥＴの寄生バイポーラトランジスタの導通を禁止する禁
    止手段と 第１と第２のＦＥＴを結合することにより、負荷が比較
    的軽いときには、ＦＥＴの電圧レベルをほぼ平衡させ第
    １のＦＥＴの寄生バイポーラトランジスタの導通を禁止
    して比較的高い入力、出力インピーダンス及び大きな電
    圧の振れの特性を第１のＦＥＴに持たせ、一方、負荷が
    比較的重いときには、第１のＦＥＴの寄生バイポーラト
    ランジスタを導通して出力インピーダンスを減少させる
    結合手段（７２）と から成るＣＭＯＳ出力ドライブ回路。
  2. （２）特許請求の範囲第１項記載のＣＭＯＳ出力ドライ
    ブ回路において、前記禁止手段は第２のＦＥＴのバック
    ゲートとソースを接続する手段より成ること。
  3. （３）　特許請求の範囲第１項記載のＣＭＯＳ出力ドラ
    イブ回路において、前記結合手段は両ＦＥＴのバックゲ
    ート同士を接続して軽負荷の場合に両ＦＥＴの電圧レベ
    ルがほぼ等しくなるようにする手段（７２）より成るこ
    と。
  4. （４）特許請求の範囲第３項記載のＣＭＯＳ出力ドライ
    ブ回路において、第１（ＦＥＴ１）と第２（ＦＥＴ２）
    のＦＥＴはドープした半導体材料の共通ウエル（７４）
    上に形成され、このウエルによつて両ＦＥＴを結合する
    バックゲートが規定されること。
  5. （５）特許請求の範囲第３項記載のＣＭＯＳ出力ドライ
    ブ回路において、負荷が比較的軽い場合に両ＦＥＴ（Ｆ
    ＥＴ１、ＦＥＴ２）のソース電圧がほぼ同レベルとなる
    ように、両ＦＥＴに流れる電流を電流源手段（ I １、
    I ２）によつて確保したこと。
  6. （６）特許請求の範囲第５項記載のＣＭＯＳ出力ドライ
    ブ回路において、ＦＥＴのソース（７８、８４）とドレ
    イン（８０、８６）をそれぞれの電圧バス（６０、６６
    ）に共通接続し、電流源手段を構成する第１（ I １）
    と第２（ I ２）の電流源を第１と第２のＦＥＴ（ＦＥ
    Ｔ１、ＦＥＴ２）のソース・ドレイン回路にそれぞれ接
    続し、両ＦＥＴと両電流源をスケーリングすることによ
    り軽負荷のときの両ＦＥＴの電流密度がほぼ平衡するよ
    うにしたこと。
  7. （７）特許請求の範囲第６項記載のＣＭＯＳ出力ドライ
    ブ回路において、両ＦＥＴ（ＦＥＥ１、ＦＥＴ２）と両
    電流源（ I １、 I ２）を同様にスケーリングしたこと
    。
JP61110461A 1985-11-15 1986-05-14 Ｃｍｏｓ出力ドライブ回路 Pending JPS62120121A (ja)

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